数据选择器的VHDL设计.doc

《数据选择器的VHDL设计.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、实验名称：数据选择器的VHDL设计一、用WHEN_ELSE语句编写具有低电平使能端的4选1数据选择器1.实体框图2.程序设计①编译前的程序Libraryieee;Useieee.std_logic_1164.all;EntityMux41Aisport(D0,D1,D2,D3,EN:instd_logic;A0,A1:instd_logic;Y:outstd_logic);EndMux41A;ArchitectureoneofMux41AissignalB:std_logicBeginB<=EN&A1&A0;Y<=D0when

2、B="000"elseD1whenB="001"elseD2whenB="010"elseD3whenB="011"else'Z';Endarchitectureone;②程序编译错误情况错误1：Error(10500):VHDLsyntaxerroratMux41A.vhd(10)neartext"Begin";expecting";",or":=",or"bus",or"register"③正确的程序Libraryieee;Useieee.std_logic_1164.all;EntityMux41Aisport(D0,D

3、1,D2,D3,EN:instd_logic;A0,A1:instd_logic;Y:outstd_logic);EndMux41A;ArchitectureoneofMux41AissignalB:std_logic_vector(2downto0);BeginB<=EN&A1&A0;Y<=D0whenB="000"elseD1whenB="001"elseD2whenB="010"elseD3whenB="011"else'Z';Endarchitectureone;3.仿真波形图4.仿真波形分析EN为低电平有效的使能端，

4、A1、A0为控制端，D0、D1、D2、D3为选通端，Y为输出端当EN=‘1’时，输出为高阻状态；当EN=‘0’时，低电平有效A1A0=“00”时，选择D0输出A1A0=“01”时，选择D1输出A1A0=“10”时，选择D2输出A1A0=“11”时，选择D3输出