EDA课件-时序逻辑电路.ppt

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1、时序逻辑电路设计时序电路主要有触发器、寄存器、计数器、序列信号发生器和序列信号检测器等。下一页返回一、时钟信号和复位信号1.时钟信号的描述(1)若进程的敏感信号是时钟信号，这时时钟信号出现在PROCESS后的括号中。例：PROCESS(时钟信号名)BEGINIF(时钟信号变化条件)THEN顺序语句；ENDIF；ENDPROCESS；下一页返回(2)在进程中用WAITON语句等待时钟这样的电路没有敏感信号，进程通常停留在WAITON语句上，只有时钟信号到来且满足一定条件时，其余语句才能执行。例：PROCESSBEGINWAITON(时钟信号名)UNTIL(时钟信号变化条件)顺序语句；

2、ENDPROCESS；下一页返回上一页(3)时钟信号的边沿描述时钟信号上升沿VHDL描述如下：IF(clk‘eventandclk=’1‘)或WAITUNTILRISING_EDGE(clk);时钟信号下降沿VHDL描述如下：IF(clk'eventandclk='0')或WAITUNTILFALLING_EDGE(clk);下一页返回上一页2.复位信号(1)同步复位同步复位是指，当时钟边沿有效且复位信号有效时，时序电路复位。同步信号复位的VHDL描述如下：PROCESS(时钟信号名)IF(时钟信号变化条件)THENIF(复位信号变化条件)THEN复位语句；ELSE顺序语句；END

3、IF；ENDIF；ENDPROCESS；下一页返回上一页(2)异步复位异步复位指的时，只要复位信号有效，时序电路就被复位，复位信与时钟信号外无关。异步信号复位的VHDL描述如下：PROCESS(时钟信号名)IF(复位信号变化条件)THEN复位语句；ELSIF(时钟信号变化条件)THEN顺序语句；ENDIF；ENDPROCESS；下一页返回上一页二、触发器触发器是构成时序逻辑电路的基本元件,常用的触发器包括RS触发器、JK触发器、D触发器等类型。1.D触发器例1：同步清零D触发器VHDL程序。下一页返回上一页集成触发器：是一种最常用的具有记忆功能，能存储数字信号的单元电路。触发器有两

4、个基本特性：它有两个稳定状态，分别用来表示二进制数码0和1表示。在输入信号作用下，触发器两个稳定可相互转换，输入信号消失后，可使触发器能够记忆二进制信息。它有一个或多个输入端；有两个互补输出端，分别用Q或表示。当Q=1，时，称为触发器的1状态。当Q=0，时，称为触发器的0状态。现态：指触发器输入信号变化前的状态，用Qn表示。次态：指触发器输入信号变化后的状态，用Qn+1表示。同步D触发器主要特点：同步D触发器解决了同步RS触发器的约束问题，但缺点是存在着空翻现象。空翻是指在CP=1期间，如果输入信号发生多次变化，D触发器的状态也会发生相应的变化。同步D触发器的特征方程工作波形例程一

5、（无清零端）：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff1ISPORT(d:INSTD_LOGIC;clk:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdff1;ARCHITECTUREbhvOFdff1ISsignalq1:std_logic;BEGINPROCESS(clk,q1)BEGINIFclk'eventandclk='1’THENq1<=d;endif;ENDPROCESS;q<=q1;ENDbhv;下一页返回上一页例程二（有清零端）：LIBRARYIEEE;USEIEEE.STD_LOGIC_1

6、164.ALL;ENTITYdffISPORT(d:INSTD_LOGIC;clk:INSTD_LOGIC;clr:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbehav2OFdffISBEGINPROCESS(clk)BEGINIFclk'EVENTANDclk='1'THENIFclr='1'THENq<='0';ELSEq<=d;ENDIF;ENDIF;ENDPROCESS;ENDbehav2;下一页返回上一页课堂练习：用VHDL设计异步清零D触发器。下一页返回上一页例2：异步清零D触发器VHDL程序（只写出了结构体）ARCH

7、ITECTUREbehavlOFdff_yISBEGINPROCESS(clk,clr,d)BEGINIFclr='1'THENq<='0';ELSIFclk'EVENTANDclk='1'THENq<=d;ENDIF;ENDPROCESS;ENDbehavl;下一页返回上一页电路组成和逻辑符号信号输入端，低电平有效。基本RS触发器图是同步RS触发器的基本逻辑电路。R、S是信号输入端，CP为时钟脉冲输入端。同步触发器同步RS触发器CP=1期间有效（约束条件）同步RS触