《静态时序逻辑电路》PPT课件

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1、第七讲静态时序逻辑电路天津大学电信学院电子科学与技术系史再峰TJU.ASICCenter---ArnoldShi时序逻辑电路两种存储机理：•正反馈•基于电荷组合逻辑寄存器输出下一状态CLKQD当前状态输入TJU.ASICCenter---ArnoldShi存储机理静态时序逻辑动态时序逻辑TJU.ASICCenter---ArnoldShi正反馈:双稳态电路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1TJU.ASICCenter---ArnoldShi

2、亚稳态(Meta-Stability)过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点触发翻转(写入数据)的方法：（1）切断反馈环（采用Mux）（2）强制驱动（正确设计尺寸）AVi1=Vo2Vi2=Vo1BCTJU.ASICCenter---ArnoldShi存储单元的实现方法与比较利用正反馈（再生）：静态（双稳态）静态:信号可以“无限”保持鲁棒性好:对扰动不敏感对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍尺寸大,限制了在计算结构如流水线式数据通

3、路中的应用利用电荷存储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）TJU.ASICCenter---ArnoldShiLatch与RegisterLatch（以正电平敏感为例）当时钟是低电平时存储（锁存）数据DClkQDClkQRegister以上升沿触发为例）,当时钟上升时存储（存入）数据.ClkClkDDQQTJU.ASICCenter---ArnoldShiLatch（锁存器）电平灵敏（LevelSensitive）,不是边沿触发可以是

4、正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。TJU.ASICCenter---ArnoldShi正电平锁存器与负电平锁存器正电平锁存器负电平锁存器TJU.ASICCenter---ArnoldShi基于Latch的设计举例负(Negative)latch在φ=0时是透明的正（Positive）latch在φ=1时是透明的负Latch逻辑逻辑正L

5、atchfTJU.ASICCenter---ArnoldShi时序电路的时间参数tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（set-up)时间:tsu(2)维持（hold）时间:thold(3)时钟至输出（clk-q）时间（max）:tclk-q(4)时钟周期：T(5)数据至输出（d-q）时间（max）:td-qtsutholdTclk-qTJU.ASICCenter---ArnoldShiRegister时序参数注意当数据的上升和下降时间不同的时

6、候，延时将不同。TJU.ASICCenter---ArnoldShiRegister与latch的时序RegisterLatchClkDQtc2qClkDQtc2qtd2qTJU.ASICCenter---ArnoldShiLatch时序参数ClkDQ正电平Latch注意当数据的上升和下降时间不同的时候，延时将不同。TJU.ASICCenter---ArnoldShi最高时钟频率但同时需要满足:tcdreg+tcdlogic>tholdtcd:污染延时（contaminationdelay）=最小

7、延时tclk-Q+tp,comb+tsetup≤TLOGICFF最高时钟频率需要满足TJU.ASICCenter---ArnoldShi研究不同时刻（t1,t2）LOGICFFFFDQDQtclk-Q+tp,comb+tsetup≤TTJU.ASICCenter---ArnoldShi在同一时刻（t1）考虑holdtcdreg+tcdlogic>tholdTJU.ASICCenter---ArnoldShi写入（触发）静态Latch的方法：DCLKCLKDMUX实现弱反相器实现（强制写入）(控制门

8、可仅用NMOS实现)以时钟作为隔离信号,它区分了“透明”（transparent）和“不透明”（opaque）状态TJU.ASICCenter---ArnoldShi基于Mux的Latch负（电平）latch(CLK=0时透明)CLK10DQ正（电平）latch(CLK=1时透明)0CLK1DQTJU.ASICCenter---ArnoldShi基于（传输门实现的）Mux的LatchCLKCLKCLKDQ（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）TJU.ASICCe