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时间:2020-10-21
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1、静态时序分析StaticTimingAnalysis--于斌1报告概要时序分析概述时序分析中的基本概念常用工具简介2概念+市场研究结构说明和RTL编码RTL模拟逻辑综合、优化、扫描插入形式验证(RTL和门级)布局前STA时序正确布局、CT插入和全局布线转换时钟树到DC形式验证(扫描插入的网表与CT插入的网表)布局后STA详细布线时序正确布线后STA时序正确结束是是是否否否31.结构及电学特性规范2.HDL中的RTL编码3.为包含存储单元的设计插入DFTmemoryBIST4.为验证设计功能,进行
2、详尽的动态仿真5.设计环境设置,包括将使用的工艺库和其他环境属性6.使用DC对具有扫描插入(和可选JTAG)的设计进行约束和综合设计7.使用DC的内建静态时序分析机进行模块级的静态时序分析8.设计的形式验证,使用Formality将RTL和综合后的网表进行对比9.使用PT进行整个设计布局前的静态时序分析10.对布局工具进行时序约束前的前标注11.具有时序驱动单元布局、时钟树插入和全局布线的初始布局划分12.将时钟树转换到驻留在DC中的原始设计413.在DC中进行设计的布局优化14.使用Forma
3、lity在综合网表和时钟树插入的网表之间进行进行形式验证15.在全局布线后(11步)16.从全局布线得到的估计时间数据反标注到PT17.使用全局布线后提取的估计延时数据在PT中进行静态时序分析18.设计的详细布局19.提取来自详细布局设计的实际时间延迟20.实际提取时间数据反标注到PT21.使用PT进行布局后的静态时序分析22.布局后的门级功能仿真(如果需要的话)23.在LVS和DRC验证之后交货5时序分析概述与时序相关的流程DesignEntrySynthesisTimingPlaceTimi
4、ngRouteTiming动态时序仿真静态时序分析形式验证6动态时序仿真与静态时序分析动态仿真是时序针对给定的仿真输入信号波形,模拟设计在器件实际工作时的功能和延时情况,给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标,如最高时钟频率等。静态时序分析则是通过分析每个时序路径的延时,计算出设计的各项时序性能指标,如最高时钟频率、建立保持时间等,发现时序违规。它仅仅聚焦于时序性能的分析,并不涉及设计的逻辑功能,逻辑功能验证
5、仍需通过仿真或其他手段(如形式验证等)进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。7静态时序分析-StaticTimingAnalysisSTA是一种验证方法STA的前提是同步逻辑设计STA是使用工具通过路径计算延迟的综合,并比较相对预定义时钟的延迟STA仅关注时序间的相对关系而不是评估逻辑功能无需用向量去激活某个路径,而是对所有的时序路径进行错误分析,能处理百万门级的设计,分析速度比时序仿真工具快几个数量级,在同步逻辑情况下,可以达到100%的时序路径覆盖STA的目的是找出隐藏
6、的时序问题,根据时序分析结果优化逻辑或约束条件,使设计达到时序闭合(timingclosure)8STA的作用确定芯片最高工作频率通过时序分析可以控制工程的综合、映射、布局布线等环节,减少延迟,从而尽可能提高工作频率检查时序约束是否满足可以通过时序分析来查看目标模块是否满足约束,如不满足,可以定位到不满足约束的部分,并给出具体原因,进一步修改程序直至满足时序要求分析时钟质量时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响9STA的过程STA分三步走:1、将设
7、计打散成一个一个的timing path2、计算每条path的延迟3、检验延迟是否满足设计约束的要求。10时序分析基本概念建立时间(setuptime)保持时间(holdtime)时钟到输出延迟(clocktooutputtime)时钟偏斜(clockskew)时钟抖动(jitter)11建立时间tSU(setuptime)触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(假设上升沿有效)T时间到达芯片,这个T就是建立时间Setuptime.如不满足setuptime
8、,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。12保持时间tH(holdtime)保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果holdtime不够,数据同样不能被打入触发器。13时钟到输出延迟tCO(clocktooutputtime)从时钟信号有效沿到数据有效的时间间隔14不满足建立/保持时间,可能出现亚稳态tMET—settingtime,亚稳态到稳态的时间,与工艺无关15最小周期TT=tCO+tDELAY+tSU16时钟偏斜(c
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