静态时序分析

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1、静态时序分析(StaticTimingAnalysis)基础与应用(上)时间:2007-03-23来源：作者:陳麒旭前吕在制程进入深次微米世代Z后，晶片(IC)设计的高复杂度及系统单晶片(SOC)设计方式兴起。此-趋势使得如何确保IC品质成为今H所有设计从业人员不得不面临Z重大课题。静态时序分析(StaticTimingAnalysis简称STA)经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC品质Z课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式，对STA的基础概念及其在

2、IC设让流程中的应用做详尽的介绍。什么是STA?STA的简单定义如下：套用特定的时序模型(TimingModel),针对特定电路分析其是否违反设计者给定的时序限制(TimingConstraint)。以分析的方式区分，可分为Path-Based及Block-Based两种。先来看看Path-Based这种分析方式。如图一所示，讯号从A点及B点输入，经由4个逻辑闸组成的电路到达输岀Y点。套用的TimingModel标示在各逻辑闸上,对丁•所冇输入端到输出端都可以找到相对应的延迟时间。而使用者给定的TimingConstraint为:1.讯号A到达电路输入端的时间点为2(AT=2,

3、AT为ArrivalTime)。2.讯号B到达电路输入端的时间点为5(AT=5)-3.讯号必须在时间点10之前到达输出端Y(RT=10,RT为RequiredTime)。现在我们针对Pl及P2两条路径(Path)来做分析。P1的起始点为A,讯号到达时间点为2。经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以讯号到达此闸输出的时间点为4(2+2)o依此类推，讯号经由P1到达输出Y的时间点为7(2+2+3)o在和上述第三项TimingConstraint比对之后，我们可以得知对P1这个路径而言，时序(Timing)是满足使用者要求的。按照同样的方式可以得到讯号经由路径B到达输

4、岀Y的时间点为11(5+1+3+2),照样和上述第三项TimingConstraint比对，我们可以得知对P2这个路径而言，Timing是不满足使用者要求的。对图一的设计而言,总共有6个讯号路径。对于采用Path-Based分析方式的STA软体来说，它会对这6个讯号路径作逐一的分析，然后记录下结果。IC设计者藉由检视其分析报告的方式来判断所设计的电路是否符合给定的TimingConstrainto由于最常用来做静态时序分析验证核可(STASignoff)的EDA软体PrimeTime?采用Path-Based的分析方式，所以本文将以Path-Based的分析方式介绍为主。再来看

5、看Block-Based的分析方式。此时时序资讯(TimingInfonnation)的储存不再是以路径为单位，而是以电路节点(Node)为单位。由TimingConstraint我们仅能得知A节点的AT为2,B节点的AT为5以及Y节点的RT为10oBlock-Based的分析方式会找出每个节点的AT和RT,然后比对这两个数值。当RT的值大于AT时表示讯号比TimingConstrain屮要求的时间述早到达，如此则Timing是满足的，反之则不满足。STA资料准备在做STAZ前，我们必须对其准备工作有充分的了解。STA所需的资料如图三所示，以下我们分项说明。其11*Design

6、Data部分，由于BlockModel和STA软体相关性太高，我们不在此加以说明，请直接参阅您STA软体的使用手册。OperatingConditions^BlockModelsEstimatedWireLoadModelsi,DescriptionsofClocksj；科BoundaryCondition^JIGate-levelNetlist6s沪DataCellLibraryLibraxDaa__•--BackvnnotatedParasitic力冷e小有＜7DataTimingExceptionsLibraryData：STA所需要的TimingModel就存放在标准

7、元件库（CellLibrary）'

8、'o这些必耍的时序资讯是以TimingArc的方式呈现在标准元件库屮。TimingArc定义逻辑闸任两个端点之JKI的时序关系，其种类有CombinationalTimingArc>Set叩TimingArc>HoldTimingArc>EdgeTimingArc>PresetandClearTimingArc、RecoveryTimingArc、RemovalTimingArc^ThreeStateEnable&DisableTimingArc、Widt