通信工程实验报告.docx

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1、通信工程实验报告班级：通信2012-04班学号：20122211姓名：刘涛实验一：FPGA实验_BDPSK调制解调器设计一、实验目的⒈学习BDPSK原理的硬件实现方法。⒉学习用VerilogHDL硬件描述语言建模时序逻辑电路的能力。二、实验报告要求由于在BPSK解调中，相干载波恢复可能出现相位模糊，所以在实际应用中经常采用BDPSK（二进制差分相移键控）方式。BDPSK方式不需要在解调端恢复相干参考信号，非相干接收机容易制造而且成本低，因此在无线通信系统中被广泛使用。在BDPSK系统中，输入的二进制序列先

2、进行差分编码，然后再用BPSK调制器调制。⒈BDPSK调制系统的结构图。（MicrosoftVisio中截图）⒉BDPSK调制器模块的VerilogHDL代码及注释。⒊功能仿真和时序仿真结果的波形。（ModelSim中截图）⒋（选做）开发板验证后的波形。（示波器上拍照）三、实验结果1、调制器和解调器的外引脚图和内部结构图图1.1调制器的外部引脚48图1.2调制器的内部结构图1.3解调器的外部引脚48图1.4解调器的内部结构2、调制器模块和解调器模块的VerilogHDL代码及注释（1）差分编码module

3、chafen(reset_n,clk,a,b);inputreset_n;inputclk;inputa;outputb;regc;assignb=a^c;always@(posedgeclkornegedgereset_n)if(!reset_n)c<=0;elsebegin48c<=b;endEndmodule（2）控制器moduleController(clk,reset_n,data,address,clk_DA,blank_DA_n,sync_DA_n);inputclk;inputreset_

4、n;inputdata;output[4:0]address;outputclk_DA;//数模转换器控制信号outputblank_DA_n;//数模转换器控制信号outputsync_DA_n;//数模转换器控制信号reg[4:0]address_data;regc;48always@(posedgeclkornegedgereset_n)beginif(!reset_n)c<=1'bz;elsec<=data;endalways@(posedgeclkornegedgereset_n)beginif

5、(!reset_n)address_data<=5'b00000;elseif(c==data)address_data<=address_data+5'b00001;elsebegincase(data)1'b0:address_data<=5'b00000;1'b1:address_data<=5'b10000;default:address_data<=5'bzzzzz;endcaseendendassignaddress=address_data;48assignclk_DA=clk;assign

6、blank_DA_n=1'b1;assignsync_DA_n=1'b1;Endmodule（2）查找表moduleLookUpTable(clk,reset_n,address,dataout,);inputclk;inputreset_n;input[4:0]address;output[7:0]dataout;reg[7:0]LUT[0:31];always@(posedgeclkornegedgereset_n)beginif(!reset_n)begin//用C编程计算出的查找表采样值填在这里4

7、8LUT[0]<=8'h7f;//0°LUT[1]<=8'h97;LUT[2]<=8'haf;LUT[3]<=8'hc5;LUT[4]<=8'hd9;LUT[5]<=8'he8;LUT[6]<=8'hf4;LUT[7]<=8'hfc;LUT[8]<=8'hfe;LUT[9]<=8'hfc;LUT[10]<=8'hf5;LUT[11]<=8'hea;LUT[12]<=8'hda;LUT[13]<=8'hc7;LUT[14]<=8'hb2;LUT[15]<=8'h9a;LUT[16]<=8'h81;//180

8、°LUT[17]<=8'h69;LUT[18]<=8'h51;LUT[19]<=8'h3b;LUT[20]<=8'h27;LUT[21]<=8'h17;LUT[22]<=8'hb;LUT[23]<=8'h3;LUT[24]<=8'h0;LUT[25]<=8'h1;LUT[26]<=8'h8;LUT[27]<=8'h13;48LUT[28]<=8'h22;LUT[29]<=8'h35;LUT[30]<=8'h4a;LUT[31]