通信工程实验报告

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1、通信工程实验报告班级：通信2012・04班学号：20122211姓名：刘涛实验一：FPGA实验_BDPSK调制解调器设计一、实验目的1.学习BDPSK原理的硬件实现方法。2.学习用VerilogHDL硕件描述语言建模时序逻辑电路的能力。二、实验报告要求由于在BPSK解调中，相干载波恢复可能出现相位模糊，所以在实际应用中经常采用BDPSK（二进制差分相移键控）方式。BDPSK方式不需要在解调端恢复相干参考信号，非相干接收机容易制造而月•成本低，因此在无线通信系统中被广泛使用。在BDPSK系统屮，输入的二进制序列先进行差分编码，然后再用BPSK调制器调制。1.BDPSK调制系统的结构图。（M

2、icrosoftVisio中截图）2.BDPSK调制器模块的VerilogHDL代码及注释。3.功能仿真和时序仿真结果的波形。（ModelSim屮截图）4.（选做）开发板验证后的波形。（示波器上拍照）三、实验结果1、调制器和解调器的外引脚图和内部结构图datain■CLKdataoutdatainaddress口调制器blankDAnreset_nsync_DA_nresetnaddressdkDAblank_DA_nsync_DA_n图LI调制器的外部引脚dataout图1.2调制器的内部结构dataindatainCLKCLKdataoutdataoutresetnresetn图1.

3、3解调器的外部引脚图14解调器的内部结构2、调制器模块和解调器模块的VerilogHDL代码及注释(1)差分编码modulechafen(reset_n,clk,a,b);inputrcsct_n;inputelk;inputa;outputb;regc;assignb=aAc;always@(posedgeelkornegedgereset_n)if(!reset_n)c<=0;elsebeginc<=b;endEndmodule(2)控制器moduleController(elk,reset_n,data,address,clk_DA,blank_DA_n,sync_DA_n);in

4、putinputinputelkreset_ndata;〃数模转换器控制信号;〃数模转换器控制信号;〃数模转换器控制信号output[4:0Jaddress;outputclk_DAoutputblank_DA_noutputsync_DA_nreg[4:0Jaddress_data;regalways@(posedgeelkornegedgereset_n)beginif(!reset_n)c<=Tbz;elsec<=data;endalways@(posedgeelkornegedgereset_n)beginif(!reset_n)address_data<=5'b00000;el

5、seif(c==data)addressdata<=addressdata+5'b()()()()l;elsebegincase(data)1'bO:address_data<=5'bOOOOO;l'bl:address_data<=5'b10000;default:address_data<=5,bzzzzz;endcaseendendassignaddress=address_data;assignclk_DA=elk;assignblank_DA_n=fbl;assignsync_DA_n=l'bl;Endmodule(1)杳找表moduleLookUpTable(elk,rese

6、t_n,address,dataout,);inputelk;inputreset_n;input[4:0Jaddress;output[7:01dataout;reg[7:0]LUT[0:31];always@(posedgeelkornegedgereset」)beginif(!rcsct_n)begin〃川c编程计算出的查找表采样值填在这里LUT[0]<=&h7f;//0°LUT[11<=8*h97;LUT[2]<=8fhaf;LUT[3]<=8'hc5;LUTL4J<=8'hd9;LUT[5J<=8*he8;LUT[61<=8,hf4;LUT[7]<=8'hfc;LUT[8]<=

7、8'hfe;LUTL9J<=8'hfc;LUT[10J<=8*hf5;LUT[111<=8*hea;LUT[12]<=8'hda;LUT[13]<=8*hc7;LUTL14J<=8Tib2;LUT[15J<=8*h9a;LUT[16]<=8'h81;//180°LUT[17]<=8'h69;LUT[18]<=8*h51;LUTL19J<=8Ti3b;LUT[20J<=81127;LUT[211<=8*hl7;LUT[22]<=8'h