通信工程实验报告.doc

《通信工程实验报告.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、西南交通大学信息科学与技术学院通信工程专业通信工程实验报告年级:通信3班学号:姓名:韩乃明专业:通信工程二零一五年一月实验一BDPSK调制解调器设计一、实验目的⒈学习BDPSK原理的硬件实现方法。⒉学习用VerilogHDL硬件描述语言建模时序逻辑电路的能力。二、实验内容⒈设计BDPSK调制器和解调器根据BDPSK调制解调原理，设计其调制解调器的外引脚和内部结构。用MicorsoftVisio软件分别画出调制器和解调器的外引脚图和内部结构图。必须采用模块化设计方法。⒉用VerilogHDL建模根据你设计的调制器和解调器的引脚和结构，用VerilogHDL

2、进行建模。能够根据连续输入的二进制数据，正确实现BDPSK调制和解调。⒊仿真用ModelSim软件仿真你的设计，得到波形并分析结果。能够正确实现BDPSK调制和解调。⒋开发板验证在开发板上进行设计验证，用示波器观测实验结果。三、实验结果⒈BDPSK调制器和解调器的外引脚图和内部结构图。（MicrosoftVisio中截图）调制器外引脚图：调制器内结构图：解调器外引脚图：2.功能仿真和时序仿真结果的波形。（ModelSim中截图）4.BDPSK调制器模块和解调器模块的VerilogHDL代码及注释。（手写）2.1分频模块：moduleDIV_50M_HZ(

3、clk,reset_n,clk_odd);inputclk,reset_n;outputclk_odd;regclk_odd;reg[7:0]count;parameterN=63;//通过修改N的数值，实现对输入时钟的任意分频always@(posedgeclk)//本次为64分频if(!reset_n)begincount<=1'b0;clk_odd<=1'b0;endelseif(count

4、dule2.2伪随机序列发生模块：modulePN_Seq(clk,reset_n,dataout);inputclk;inputreset_n;outputdataout;reg[7:1]c;always@(posedgeclkornegedgereset_n)beginif(!reset_n)beginc[7]<=2'b01;//复位过程中，对移位寄存器的各位置初值。c[6]<=2'b00;c[5]<=2'b00;c[4]<=2'b00;c[3]<=2'b00;c[2]<=2'b00;c[1]<=2'b00;endelse//复位完成，移位寄存器开始

5、工作。beginc[7]<=c[6];//在时钟触发下，数据依次移位。c[6]<=c[5];c[5]<=c[4];c[4]<=c[3];c[3]<=c[2];c[2]<=c[1];c[1]<=(c[2]^c[3]^c[4]^c[7]);endendassigndataout=c[7];endmodule2.3差分编码模块：modulediff_code(clk,a,reset_n,b);inputclk;inputa;inputreset_n;outputb;regb;regpre_code;always@(posedgeclkornegedgerese

6、t_n)beginif(!reset_n)beginpre_code<=0;b<=0;endelsebeginb<=(a==0)?pre_code:~pre_code;pre_code<=b;endendendmodule2.4载波控制模块：moduleController(clk,reset_n,data_in,address,clk_DA,blank_DA_n,sync_DA_n);inputclk;inputreset_n;inputdata_in;outputreg[4:0]address;outputclk_DA;//数模转换器控制信号outp

7、utblank_DA_n;//数模转换器控制信号outputsync_DA_n;//数模转换器控制信号reg[4:0]address_data;reg[4:0]address_data_reg;always@(posedgeclkornegedgereset_n)beginif(!reset_n)beginaddress_data<=5'b00000;address_data_reg<=5'b10000;endelsebegincase(data_in)1'b0:beginaddress_data=address_data+1;end1'b1:begin

8、address_data_reg=address_data_reg+1;ende