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时间:2020-03-05
《数字电路实验报告第七章触发器.doc》由会员上传分享,免费在线阅读,更多相关内容在应用文档-天天文库。
1、数字电路与逻辑设计基础实验任课教师:陈志坚实验名称:触发器(实验七)云南大学信息学院一、实验目的⑴学习触发器逻辑功能的测试方法⑵进一步熟悉RS触发器、集成D触发器和JK触发器的逻辑功能及其触发方式二、实验器材⑴直流稳压电源、数字逻辑实验箱⑵74LS00、74LS74、74LS76三、实验内容和仿真1.基本RS触发器基本RS触发器用与非门74LS00构成,按图7-1接好线。在输入端加上不同的信号,通过发光二极管观察电路输出端的状态。把结果填入自制的表中。 图7-1基本RS触发器 图7-2D触发器的预置
2、和清零功能RSQ00110101101011102.D触发器用带预置和清除的双D型触发器74LS74来测试上升沿触发集成D型触发器的逻辑功能。先按图7-2接线,在时钟脉冲的不同电平状态,改变预置端PRE和清除端CLR的信号,通过发光二极管观察触发器的输出状态。把结果填入自制的表中。然后,按图7-3接线,测试D触发器的逻辑功能。在D触发器的逻辑功能测试中,先将数据输入端D分别置入“0”或“1”,再用清零端CLR和预置端PRE分别将触发器的输出端清除为“0”或置位为“1”,最后再用单脉冲按钮向触发器的时钟输入端CLK发出脉冲的上升边沿和下降边沿,同
3、时观察电路输出端Q的输出状态,把结果填入表7-1中。注意:清零和置位之后,清除端CLK和预置端PRE必须置成“1”状态。 图7-3D触发器逻辑功能测试 7-4JK触发器清除和预置功能的测试D触发器仿真(1)k0(CLR)K3(PR)Q0011010110101110(保持前一个状态)D触发器仿真(2)表7-1DCLKQn+1Qn=0Qn=100000111113.JK触发器用带预置和清除的双JK触发器74LS76来测试下降沿触发集成JK触发器的逻辑功能。先按图7-4接线,改变预置端PRE和清除端CL
4、R的信号,通过发光二极管观察触发器Q输出端的输出状态。把结果填入自制的表中。然后,按图7-5接线,测试JK触发器的逻辑功能。图7-5JK触发器逻辑功能测试 JK触发器仿真表7-2JKCLKQn+1Qn=0Qn=1000101010100100111111010在JK触发器的逻辑功能测试中,先将数据输入端J、K分别置入00、01、10或11,再用清除端CLR和预置端PRE分别将触发器的输出端清除为“0”或置位为“1”,最后再用单脉冲按钮向触发器的时钟输入端CLK发出脉冲的上升边沿和下降边沿,同时观察电路输出端Q的输出状态,把结果填入表7-2中。五
5、、实验结果分析1.在此次实验中,用逻辑笔检查单脉冲信号,若信号是下降沿信号,则按下按钮灯变为绿色,给了一个下降沿,放开按钮,灯变为红色,实际上是一个上升沿。1.此次实验中,D型触发器是上升沿触发,JK触发器是下降沿触发。实验过程中应该注意清零和置位之后,清除端CLK和预置端PRE必须置成“1”状态。否则实验结果不满足状态方程。2.仿真过程中使用了时钟脉冲信号,对其设置好参数后,容易观察到上升沿和下降沿。仿真结果与预期相符。六、思考题⑴RS触发器“不定”状态的含义是什么?答:当RS=00的时候,两个与非门输出均为1,此时破坏了触发器的互补输出关系
6、,特别当RS同时从0变为1时,由于门的延迟时间不一致,因此触发器的次态不确定。⑵指出图7-7的电路是什么功能,并画出时序图。图7-7思考题电路此电路实现三分频功能。时序图如下。
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