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时间:2018-10-20
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1、触发器本章的内容5.1概述5.2SR锁存器5.3电平触发的触发器5.4脉冲触发的触发器5.5边沿触发的触发器5.6触发器的逻辑功能及其描述方法*5.7触发器的动态特性5.1概述能够存储1位二值信号的基本单元电路。b.根据不同的输入信号可以置1或0.3.分类:2.触发器的特点:1.触发器:a.具有两个能自行保持的稳定状态,用来表示逻辑状态的0和1,或二进制数的0和1;按触发方式:电平触发器、脉冲触发器和边沿触发器按结构:基本SR锁存器、同步SR触发器、主从触发器、维持阻塞触发器、边沿触发器等按逻辑功能方式:SR锁存器、J
2、K触发器、D触发器、T触发器、T触发器5.1概述根据存储数据的原理:静态触发器和动态触发器,晶态触发器是靠电路的自锁来存储数据的,动态触发器是靠电容存储电荷来存储数据的。本章讲静态触发器,按照触发方式先介绍基本SR锁存器,再介绍电平触发的触发器、脉冲触发的触发器和边沿触发的触发器。5.2SR锁存器SR锁存器(又叫基本RS触发器)是各种触发器构成的基本部件,也是最简单的一种触发器。它的输入信号直接作用在触发器,无需触发信号一、电路结构与工作原理1.由或非门构成:其电路及图形符号如图4.2.1所示。图4.2.1工作原理5
3、.2SR锁存器a.RD=0,SD=1图4.2.1Q=0SD=1RD=0Q=0Q=1b.RD=1,SD=0Q=0RD=1SD=0Q=0Q=1锁存器的1态锁存器的0态置位端或置1输入端复位端或置0输入端c.RD=0,SD=0Q*=0SD=0Q=0Q*=1若Q=0图4.2.15.2SR锁存器Q-原态,Q*-新态Q*=1RD=0Q*=0Q*=0若Q=1Q*=Q保持原态d.RD=1,SD=15.2SR锁存器图4.2.1Q=Q=0,为禁态,也称为不定态,即RD和SD同时去掉高电平加低电平,输出状态不定,故输入端应该遵
4、循RDSD=00000其特性表如表5.2.1所示2.由与非门构成:其电路及图形符号如图4.2.2所示。图5.2.2由与非门构成的SR锁存器的电路及符号功能表如表5.2.2所示5.2SR锁存器二、动作特点5.2SR锁存器在任何时刻,输入都能直接改变输出的状态。例5.2.1已知由与非门构成的SR锁存器输入端的波形,试画出输出端Q和Q的波形解:波形如图5.2.3所示图5.2.35.3电平触发的触发器在数字系统中,常常要求某些触发器在同一时刻动作,这就要求有一个同步信号来控制,这个控制信号叫做时钟信号(Clock),简称
5、时钟,用CLK表示。这种受时钟控制的触发器统称为时钟触发器。一、电路结构与工作原理图5.3.1所示为电平触发SR触发器(同步SR触发器)的基本电路结构及图形符号。图5.3.1基本SR锁存器输入控制门只有在CLK=1时,SR才能起作用二、工作原理5.3电平触发的触发器1.CLK=0此时门G3和G4被封锁,输出为高电平。0对于由G1和G2构成的SR锁存器,触发器保持原态,即Q*=Q112.CLK=1此时门G3和G4开启,触发器输出由S和R决定。a.S=0,R=010011Q*=Qb.S=0,R=15.3电平触发的触发器01
6、11010Q*=0c.S=1,R=01101010Q*=1d.S=1,R=11110011Q*=Q*=1(禁态)其功能如表5.3.1所示5.3电平触发的触发器00XX011XX01100110011011*1111*01101110011110110010001表5.3.1在某些应用场合,有时需要在时钟CLK到来之前,先将触发器预置成制定状态,故实际的同步SR触发器设置了异步置位端SD和异步复位端RD,其电路及图形符号如图5.3.2所示5.3电平触发的触发器图5.3.2当CLK=0情况下,SD=0,RD=1,
7、Q=1;SD=1,RD=1,Q=0。不用设置初态时,SD=RD=1小圆圈表示低电平有效无小圆圈表示高电平控制三、电平触发方式的动作特点:①在CLK=1期间,S和R的信号都能通过引导门G3和G4门,从而引起SR锁存器的变化,从而使得触发器置成相应的状态;5.3电平触发的触发器②在CLK=1的全部时间里S和R的变化都将引起触发器输出端状态的变化。这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式例5.3.1对于同步SR触发器,电路、时钟及输入端波形如图5.3.3所示,若Q=0,试画出Q和
8、Q的波形。5.3电平触发的触发器解:输出波形如图5.3.3所示图5.3.3例5.3.2电路如图5.3.4所示,已知S、R、RD和CLK的波形,且SD=1,试画出Q和Q的波形。5.3电平触发的触发器图5.3.4解:其输出波形如图5.3.5所示5.3电平触发的触发器由此例题可以看出,这种同步RS触发器在CLK=1期间,输出状态
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