数字电路--触发器原理.ppt

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1、第五章触发器§5.2SR锁存器§5.3电平触发的触发器§5.4脉冲触发的触发器§5.1概述§5.5边沿触发的触发器§5.6触发器的逻辑功能及其描述方法§5.1概述一、概念：1.触发器：2.现态：3.次　态：能够存储1位二值信号的基本单元电路称为～。触发器接收输入信号之前的状态，用Q或Qn表示。(初态)触发器接收输入信号之后的状态，用Q*或Qn+1表示。二、触发器的两个基本特点：1.具有两个稳定状态—0状态和1状态2.能够接收、保存和输出信号三、触发器的分类基本触发器时钟触发器1.按有无动作的统一时间节拍（时钟脉

2、冲）分2.按照电路结构不同，触发方式分电平触发器脉冲触发器边沿触发器3.按照控制方式不同，逻辑功能不同，触发器可分SR触发器JK触发器D触发器T触发器T′触发器4.按电路使用开关元件不同，分TTL触发器CMOS触发器5.根据是否集成，分分立元件触发器集成触发器6.根据存储数据的原理不同，分静态触发器：靠电路状态的自锁存储数据动态触发器：通过在MOS管栅极输入电容上存储电荷来存储数据第五章触发器§5.2SR锁存器§5.3电平触发的触发器§5.4脉冲触发的触发器§5.1概述§5.5边沿触发的触发器§5.6触发器的逻

3、辑功能及其描述方法§5.2SR锁存器一、用或非门组成的SR锁存器（一）电路结构及逻辑符号信号输入端，高电平有效。Q、是两个互补的信号输出端，表示触发器的状态0000001110011011010001101100①1110①（二）工作原理特性表：二、用与非门组成的SR锁存器（一）电路结构及逻辑符号信号输入端，低电平有效。Q、是两个互补的信号输出端，表示触发器的状态小圆圈表示用低电平作输入信号或叫低电平有效(二)工作原理1、电路有两个稳定状态Q端状态表示触发器状态2、电路接收输入信号过程(低电平信号)（1）接收置0

4、信号过程（2）接收置1信号过程信号输出端，Q=0、Q=1的状态称0状态Q=1、Q=0的状态称1状态3、不允许在R端和S端同时加输入信号（1）信号同时存在时，Q＝Q＝1，这是一种未定义的状态。（2）信号同时撤消时状态不定.(出现竞态现象,可能是0状态,也可能是1状态)6798next电路无输入信号，即时，有两个稳定状态：SRQ1001100①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都将变成0状态，这种情况称将锁存器置0或复位。R端称为

5、置0端或复位端。ok0110SRQ100②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都将变成1状态，这种情况称将锁存器置1或置位。S端称为置1端或置位端。011ok1110③R=1、S=1时：根据与非门的逻辑功能不难推知，锁存器保持原有状态不变，即原来的状态被锁存器存储起来，这体现了锁存器具有记忆能力。RSQ11不变10ok0110RSQ10001111不变00不用？④R=0、S=0时：Q=Q=1，不符合锁存器的逻辑关系。并且由于与非

6、门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以锁存器不允许出现这种情况，这就是SR锁存器的约束条件。ok（三）逻辑功能表示方法特性表：反映触发器次态Q*与现态Q和输入R、S之间对应关系的表格。特性方程：(用与非门组成)SR锁存器的特性表：特性方程：SR锁存器：电平直接控制着触发器输出端的状态(电路抗干扰能力低)；具有置0、置1和保持功能。简化特性表：RSQ*注00Q保持011置1100置011不允许不允许SR锁存器叫做直接置位、复位锁存器。画时序图(波形图)：在S

7、R锁存器电路中，已知输入电压波形，试画出输出端对应的电压波形。第五章触发器§5.2SR锁存器§5.3电平触发的触发器§5.4脉冲触发的触发器§5.1概述§5.5边沿触发的触发器§5.6触发器的逻辑功能及其描述方法§5.3电平触发的触发器一、电平触发SR触发器（同步SR触发器）(一)与非门构成的同步SR触发器1、电路组成及逻辑符号R、S是输入信号；CP是输入控制信号(时钟脉冲)与非门G1、G2构成锁存器，与非门G3、G4是控制门CP=0时，控制门G3、G4被封锁，锁存器保持原来状态不变；CP=1时，控制门被打开，

8、输入信号被接收，且工作情况同由与非门组成的锁存器。CP=1期间有效2、工作原理：特性表、特性方程：Q保持01保持11置100置0不用不允许3.主要特点：(1)时钟电平控制CP=0时触发器保持状态不变；CP=1时的全部时间里S和R的变化都将引起触发器输出端状态的变化，即同步SR触发器存在空翻现象，不能作计数器。空翻：CP=1期间输入多次变化会引起触发器输出状态发生多次变化的