VHDL仿真.ppt

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1、VHDL仿真本章内容13.1使用ModelSim进行VHDL仿真13.2Textio程序包13.3使用ModelSim对QuartusII设计项目进行仿真13.1使用ModelSim进行VHDL仿真在QuartusII中进行的仿真事实上是在综合后的网表上进行的，也就是说，无论是进行功能仿真还是时序仿真，在QuartusII软件上仿真HDL程序必须是可以综合的。使用QuartusII软件进行仿真的局限性：ModelSim是一个支持VHDL/Verilog的混合仿真器，是MentorGraphics开发的产品。以模1

2、6计数器为例讲解怎样利用ModelSim进行VHDL仿真。libraryIEEE;useIEEE.STD_LOGIC_1164.all;useieee.std_logic_unsigned.all;entitycnt16isport(rst:inSTD_LOGIC;clk:inSTD_LOGIC;q:outSTD_LOGIC_VECTOR(3downto0));endcnt16;architecturecnt16ofcnt16issignalq_tmp:STD_LOGIC_VECTOR(3downto0);beg

3、inprocess(clk,rst)beginifrst='1'thenq_tmp<=(others=>'0');elsifclk'eventandclk='1'thenq_tmp<=q_tmp+1;endif;endprocess;q<=q_tmp;endcnt16;1.启动ModelSimModelSim的启动界面2.建立仿真工程项目建立工程建立项目3.编译仿真文件开始编译仿真文件4.装载仿真模块和仿真库装载设计模块5.执行仿真ModelSim的仿真观察窗采用手动方式编辑输入波形ModelSim的波形观察窗采

4、用测试向量（testbench）进行仿真cnt16_sourcecnt16rstclkqsim_cnt16libraryieee;useieee.std_logic_1164.all;ENTITYcnt16_sourceISPORT(clk,rst:OUTSTD_LOGIC);endcnt16_source;ARCHITECTUREcnt16_sourceOFcnt16_sourceisconstantcycle:Time:=10ns;BEGINprocessbeginclk<='0';waitforcycle

5、/2;clk<='1';waitforcycle/2;endprocess;processbeginrst<='1';waitforcycle*5;rst<='0';wait;endprocess;ENDcnt16_source;编辑输入信号时钟与复位信号生成仿真文件libraryIEEE;useIEEE.STD_LOGIC_1164.all;entitysim_cnt16isport(q:outSTD_LOGIC_VECTOR(3downto0));endsim_cnt16;architecturesim_cn

6、t16ofsim_cnt16iscomponentcnt16isport(rst:inSTD_LOGIC;clk:inSTD_LOGIC;q:outSTD_LOGIC_VECTOR(3downto0));endcomponent;componentcnt16_sourceisPORT(clk,rst:OUTSTD_LOGIC);endcomponent;signalclk,rst:std_logic;begincnt16_inst:cnt16portmap(rst=>rst,clk=>clk,q=>q);cnt1

7、6_source_inst:cnt16_sourceportmap(clk=>clk,rst=>rst);endsim_cnt16;使用ModelSim进行VHDL仿真仿真结果图软件演示13.2Textio程序包在vhdl语言中提供了一种预先定义的文本输入输出包集合（textio）,在该集合中包含有对文本进行读写的过程和函数。Textio处理文本说明：数据类型line(行)是读写文本时要用的，line的结构是textio对文本进行操作的基本单位。例如：对文件进行读操作时，首先读一行字符，并将它放到line数据类型

8、的结构中，而后再按字段进行处理。与此相反，当要写一个文件时，首先在行数据暂存区按字段建立line结构，然后再将line的数据写到文件中去。书写格式Textio常用于测试向量的输入和输出。在使用textio的包集合时，首先要进行必要的说明，例如：librarystd；usestd.textio.all;在vhdl语言的标准格式中，textio只能使用“bit”和“bit_v