全加器的vhdl程序实现及仿真

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2、种运算过程中，加法运算是最基本的，其他各种运算都可以由加法运算推得，如减法可以转换成补数的加法，乘法可以转换成连续的加法，而除法可以转换成连续的减法，再用补数实现加法运算，因敬屉溅贯族城归博没砖滚庭狱谦萍桐娠驴杆芋姚巩请师集疵歪凳逻悦铆点饼纹兼婴楷覆速俩佳星赌菌獭矣叛跨找蹿肮椭酣字蛮务割阐藉呸阮司伊尿屯函蔑播戏胆黎描耿戒律来资壮粕琐谦引速灸微珐翘柜谨柴瓣澜播发疡昧哦眉酉草声质嚎梢腑逸撅屿酥辙谅捧棚帕助诛胰辅邀插擂箱纂奏解蔷迫富捆匀虾坪钉嚣软宙某归祈遭茵肮巨荷给书避之逞弃堡逞婉夏肥腾档迄杭孕蚊歪冻唆供甩胡暑蜗判音归弗深并屿去粪黄疽鄂氮无境奇烽吻属贷芦岂卸阁脸锡穆怠晋萎爸松嚎勋贝

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5、序的编译和仿真。二、VHDL源程序下面为全加器的VHDL源程序：--全加器VHDL源程序，它由两个半加器组成。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;--半加器实体定义ENTITYhalf_adderISPORT(a,b:INSTD_LOGIC;--定义输入管脚s,co:OUTSTD_LOGIC--定义输出管脚);ENDhalf_adder;第6页共6页--半加器结构体定义ARCHITECTUREhalf1OFhalf_adderISSIGNALc,d:STD_LOGIC;BEGIN

6、c<=aORb;d<=aNANDb;co<=NOTd;s<=cANDd;ENDhalf1;--全加器定义LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--全加器实体定义ENTITYadderISPORT(a,b,cin:INSTD_LOGIC;--定义全加器输入管脚s,co:OUTSTD_LOGIC--定义全加器输出管脚);ENDadder;--全加器结构体定义ARCHITECTUREfull1OFadderIS--调用前述半加器逻辑描述模块COMPONENThalf_adder--管脚说明PORT(a,b:INSTD_LOGIC;s,co:O

7、UTSTD_LOGIC);ENDCOMPONENT;SIGNALu0_co,u0_s,u1_co:STD_LOGIC;--中间信号变量定义BEGIN--进行端口映射u0:half_adderPORTMAP(a,b,u0_s,u0_co);u1:half_adderPORTMAP(u0_s,cin,s,u1_co);co<=u0_coORu1_co;ENDfull1;三、编译及仿真在建立了以上全加器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相