第4章VHDL设计实例.ppt

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1、第四章基本逻辑电路设计实例组合逻辑电路设计时序逻辑电路设计存储器设计状态机设计一、4选1多路选择器四选一yabcds0s1组合逻辑电路的设计LIBRARYIEEE;USEIEEE.std_logic_1164.all;ENTITYmux4ISPORT(a,b,c,d,s0,s1:INstd_logic;y:OUTstd_logic);ENDmux4;ARCHITECTUREfuncOFmux4ISVARIABLEsel:std_logic_vector(1DOWNTO0)；BEGINsel<=s1&s0;y<=aWHENsel=‘00'ELSEbWHENsel

2、=‘01’ELSEcWHENsel=‘10’ELSEdWHENsel=‘11’ELSE‘X’;ENDfunc;PROCESS(s0，s1)sel:=s1＆s0CASEselISWHEN‘00’=>y<=‘a’；WHEN‘01’=>y<=‘b’；WHEN‘10’=>y<=‘c’；WHEN‘11’=>y<=‘d’；WHENOTHERS=>y<=‘X’；ENDCASE；ENDPROCESS；BEGINPROCESS(s0，s1)BEGINIF(s0=‘0’ands1=‘0’)THENy<=‘a’；ELSIF(s0=‘0’ands1=‘1’)THENy<=‘b’；EL

3、SIF(s0=‘1’ands1=‘0’)THENy<=‘c’；ELSIF(s0=‘1’ands1=‘1’)THENy<=‘d’；ELSEy<=‘X’；ENDIF；ENDPROCESS；二：编码器与译码器1、优先级8-3编码器编码器y0d0d1d2d3d4d5d6d7y1y2输入输出d7d6d5d4d3d2d1d0y2y1y01－－－－－－－11101－－－－－－110001－－－－－1010001－－－－10000001－－－011000001－－0100000001－00100000000000优先编码器就是当有两个或两个以上的输入有效时，仅对优先级高的输入

4、进行编码LIBRARYIEEE;USEIEEE.std_logic_1164.all;ENTITYencoder8_3ISPORT(d:INstd_logic_vector(7downto0);y0,y1,y2:OUTstd_logic);ENDencoder8_3;ARCHITECTUREfuncOFencoder8_3ISBEGINPROCESS(d)VARIABLEtemp:std_logic_vector(2downto0);BEGINIF(d(7)=‘1’)THENtemp:=“111”;ELSIF(d(6)=‘1’)THENtemp:=“110”;

5、ELSIF(d(5)=‘1’)THENtemp:=“101”;ELSIF(d(4)=‘1’)THENtemp:=“100”;ELSIF(d(3)=‘1’)THENtemp:=“011”;ELSIF(d(2)=‘1’)THENtemp:=“010”;ELSIF(d(1)=‘1’)THENtemp:=“001”;ELSIF(d(0)=‘1’)THENtemp:=“000”;ENDIFy(0)<=temp(0);y(1)<=temp(1);y(2)<=temp(2);ENDPROCESSENDfunc;普通8-3编码器CASEdISWHEN‘10000000’=>t

6、emp<=‘111’；WHEN‘01000000’=>temp<=‘110’；WHEN‘00100000’=>temp<=‘101’；WHEN‘00010000’=>temp<=‘100’；WHEN‘00001000’=>temp<=‘011’；WHEN‘00000100’=>temp<=‘010’；WHEN‘00000010’=>temp<=‘001’；WHEN‘00000001’=>temp<=‘000’；WHENOTHERS=>temp<=‘XXX’；ENDCASE；2、138译码器选通输入地址输入译码器输出g1g2ag2ba2a1a0y7y6y5y4y

7、3y2y1y0－1－－－－11111111－－1－－－111111110－－－－－111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111LIBRARYIEEE;USEIEEE.std_logic_1164.all;ENTITYdecoder3_8ISPORT(a2,a1,a0,g1,g2a,g2b:INstd_logic;y:OUTstd_logic_vector);ENDde

8、coder3_8;ARCHITECTU