《EDA技术及应用》第6章VHDL设计应用实例资料ppt课件.ppt

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1、第6章VHDL设计应用实例1教学内容:6.18位加法器的设计6.4正负脉宽数控调制信号发生器的设计6.5数字频率计的设计6.6数字秒表的设计2教学重点：各设计实例的设计思想，程序设计要点。3教学难点：各设计实例的设计思想，程序设计要点。4教学要求：在概括讲解各设计实例的设计思想、程序设计要点的基础上，通过统一安排的实验或自行上机与实践，增加学生的综合设计能力和调试能力。5课后作业：根据本章讲课内容自拟1～2个左右的作业题。6.18位加法器的设计1．系统设计思路加法器是数字系统中的基本逻辑器件，减

2、法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二

3、进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。2．VHDL源程序1） 4位二进制并行加法器的源程序ADDER4B.VHD--ADDER4B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER4BIS--4位二进制并行加法器PORT(C4:INSTD_LOGIC;--低位来的进位A4:INSTD_LOGIC_VECTOR(3DOWNTO0);-

4、-4位加数B4:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位被加数S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--4位和CO4:OUTSTD_LOGIC);--进位输出ENDENTITYADDER4B;ARCHITECTUREARTOFADDER4BISSIGNALS5:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALA5,B5:STD_LOGIC_VECTOR(4DOWNTO0);BEGINA5<='0'&A4;--将4位加数矢量扩

5、为5位，为进位提供空间B5<='0'&B4;--将4位被加数矢量扩为5位，为进位提供空间S5<=A5+B5+C4;S4<=S5(3DOWNTO0);CO4<=S5(4);ENDARCHITECTUREART;2）8位二进制加法器的源程序ADDER8B.VHD--ADDER8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8BIS--4位二进制加法器级联成8位二进制加法器PO

6、RT(C8:INSTD_LOGIC;A8:INSTD_LOGIC_VECTOR(7DOWNTO0);B8:INSTD_LOGIC_VECTOR(7DOWNTO0);S8:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CO8:OUTSTD_LOGIC);ENDENTITYADDER8B;ARCHITECTUREARTOFADDER8BISCOMPONENTADDER4BIS--对要调用的ADDER4B定义界面端?PORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_V

7、ECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDCOMPONENTADDER4B;SIGNALSC:STD_LOGIC;--4位加法器的进位标志BEGINU1:ADDER4B--例化(安装)一个4位二进制加法器U1PORTMAP(C4=>C8,A4=>A8(3DOWNTO0),B4=>B8(3DOWNTO0),S4=>S8(3DOWNTO0)

8、,CO4=>SC);U2:ADDER4B--例化(安装)一个4位二进制加法器U2PORTMAP(C4=>SC,A4=>A8(7DOWNTO4),B4=>B8(7DOWNTO4),S4=>S8(7DOWNTO4),CO4=>CO8);ENDARCHITECTUREART;3．仿真结果验证在程序调试和仿真时，我们要使用自底向上的方法进行，也就是对于含有多个模块的设计，我们要先从底层模块进行调试和仿真，再进行更高层次模块的调试和仿真，最后进行顶层模块的调试与仿真。图6.2和图6.3分别是使用Quart