第6章 vhdl设计应用实例

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1、第6章VHDL设计应用实例6.18位加法器的设计6.28位乘法器的设计6.3序列检测器的设计6.4正负脉宽数控调制信号发生器的设计6.5数字频率计的设计6.6数字秒表的设计6.7MCS-51单片机与FPGA/CPLD总线接口逻辑设计6.8交通灯信号控制器的设计6.9语音信箱控制系统的设计6.10PID控制器的设计6.11空调系统有限状态自动机的设计6.12闹钟系统的设计6.18位加法器的设计1．设计思路加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式

2、：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理

3、图如图6.1所示。图6.18位加法器电路原理图2．VHDL源程序1)4位二进制并行加法器的源程序ADDER4B.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYADDER4BIS--4位二进制并行加法器PORT(C4：INSTD_LOGIC；--低位来的进位A4：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位加数B4：INSTD_LOGIC_VECTOR(3DOWNTO0

4、)；--4位被加数S4：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；--4位和CO4：OUTSTD_LOGIC)；--进位输出ENDENTITYADDER4B；ARCHITECTUREARTOFADDER4BISSIGNALS5：STD_LOGIC_VECTOR(4DOWNTO0)；SIGNALA5，B5：STD_LOGIC_VECTOR(4DOWNTO0)；BEGINA5<='0'&A4；--将4位加数矢量扩为5位，为进位提供空间B5<='0'&B4；--将4位被加数矢量扩为5位，

5、为进位提供空间S5<=A5+B5+C4；S4<=S5(3DOWNTO0)；CO4<=S5(4)；ENDARCHITECTUREART；2)8位二进制加法器的源程序ADDER8B.VHDLIBRARYIEEE；USEIEEE.STE_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL：ENTITYADDER8BIS--由4位二进制并行加法器级联而成的8位二进制加法器PORT(C8：INSTD_LOGIC；A8：INSTD_LOGIC_VECTOR(7DOWNTO

6、0)；B8：INSTD_LOGIC_VECTOR(7DOWNTO0)；S8：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；CO8：OUTSTD_LOGIC)；ENDENTITYADDER8B；ARCHITECTUREARTOFADDER8BISCOMPONENTADDER4BIS--对要调用的元件ADDER4B的界面端口进行定义PORT(C4：INSTD_LOGIC；A4：INSTD_LOGIC_VECTOR(3DOWNTO0)；B4：INSTD_LOGIC_VECTOR(3DOWNT

7、O0)；S4：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CO4：OUTSTD_LOGIC)；ENDCOMPONENTADDER4B；SIGNALSC：STD_LOGIC；--4位加法器的进位标志BEGINU1：ADDER4B--例化(安装)一个4位二进制加法器U1PORTMAP(C4=>C8，A4=>A8(3DOWNTO0)，B4=>B8(3DOWNTO0)，S4=>S8(3DOWNTO0)，CO4=>SC)；U2：ADDER4B--例化(安装)一个4位二进制加法器U2PORTMA

8、P(C4=>SC，A4=>A8(7DOWNTO4)，B4=>B8(7DOWNTO4)，S4=>S8(7DOWNTO4)，CO4=>CO8)；ENDARCHITECTUREART；3．硬件逻辑验证选择实验电路结构图NO.1，由5.2的实验电路结构图NO.1和图6.1确定引脚的锁定。如可取实验电路结构图的PIO3～PIO0接A8[3..0]，PIO7～PIO4接A8[7..4]，PIO11～PIO8接B8[3..0]，PIO15～PIO12接B8[7..4]，PIO49接