VHDL设计实例及分析

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1、第7讲VHDL设计实例及分析7.1组合逻辑单元的VHDL描述7.1.1基本逻辑门的VHDL描述7.1.2编码器、译码器和多路选通器的VHDL描述7.1.3加法器和求补器的VHDL描述7.1.4三态门及总线缓冲器7.2时序电路的VHDL描述7.2.1时钟信号和复位信号7.2.2触发器7.2.3寄存器7.2.4计数器§7.1组合逻辑单元的VHDL描述组合逻辑电路有基本逻辑门电路、编码器、译码器、多路选通器、三态门等。§7.1.1基本逻辑门的VHDL描述逻辑门电路是构成所有逻辑电路的基本电路，本节将通过二输入“与非”门、二输入“或非”门、反相器和二输入“异

2、或”门等简单门电路的VHDL描述实例来介绍逻辑门电路的VHDL描述方法。1．二输入“与非”门电路二输入“与非”门电路是逻辑门电路中最简单的，其逻辑电路图如图7.1所示。图7.1二输入“与非”门电路的逻辑电路图利用VHDL描述二输入“与非”门有多种形式，如例7.1所示。2．二输入“或非”门电路二输入“或非”门电路的逻辑电路图如图7.2所示。图7.2二输入“或非”门电路的逻辑电路图例7.2所示为用VHDL描述的二输入“或非”门电路的程序。3．反相器反相器电路的逻辑电路图如图7.3所示。图7.3反相器的逻辑电路图例7.3所示为用VHDL描述的反相器的程序。

3、4．二输入“异或”门电路二输入“异或”门电路的逻辑表达式如下：y=a⊕b其逻辑电路图如图7.4所示。图7.4二输入“异或”门电路的逻辑电路图例7.4所示为用VHDL描述的二输入“异或”门的程序。§7.1.2编码器、译码器和多路选通器的VHDL描述编码器、译码器和多路选通器是组合电路中较简单的3种通用电路，它们可以直接由简单的门电路组合连接而构成。通过门电路构造译码器过于复杂，如果使用VHDL进行行为级的描述就清楚多了，本节将介绍编码器、译码器和多路选通器的VHDL描述方式。1．优先级编码器优先级编码器常用于中断的优先级控制。当优先级编码器的某一个输入

4、电平有效时，编码器输出一个对应的3位二进制编码。另外，当同时有多个输入有效时，将输出优先级最高的那个输入所对应的二进制编码。　　图7.7所示就是最简单的优先级编码器的引脚图，它有8个输入D0～D7和3位二进制输出A0～A2。例7.5所示为用VHDL描述的优先级编码器的程序。2．3-8译码器3-8译码器是一种常用的小规模集成电路，如图7.8所示。它有3位二进制输入端A、B、C和8位译码器输出端Y0～Y7。对输入A、B、C的值进行译码，就可以确定输出端Y0～Y7的某一个输出端变为有效(低电平)，从而达到译码的目的。　　除了基本的输入、输出端口外，3-

5、8译码器还有3个选通输入端G1、G2A和G2B。只有在G1=l，G2A=0，G2B=0时，3-8译码器才能进行正常译码，否则Y0～Y7输出将均为高电平。例7.6所示为用VHDL描述的3-8译码器的程序。3．4选1多路选通器多路选通器用于信号的切换。4选1多路选通器如图7.9所示，它用于4路信号的切换。4选1多路选通器有4个信号输入端input(0)～input(3)、2个选择信号a和b及1个信号输出端y。当a、b输入不同的选择信号时，input(0)～input(3)中某个相应的输入信号就与输出y端接通。§7.1.3加法器和求补器的VHDL描述1．加

6、法器本小节将介绍关于加法器的结构级描述。多位的加法器由多个全加器和一个半加器构成。全加器可以用两个半加器构成。2．求补器在二进制的运算过程中，经常要用到求补的操作。8位二进制数的同步求补器引脚框图如图7.13所示。求补电路的输入为a(0)～a(7)，补码输出为b(0)～b(7)，其中a(7)和b(7)为符号位，该电路结构较复杂，可以采用如例7.11所示的行为级的VHDL描述，其语句更加简洁、清楚。§7.1.4三态门及总线缓冲器三态门和双向缓冲器是接口电路和总线驱动电路经常用到的器件。本小节将介绍三态门和总线缓冲器的VHDL描述方法。1．三态门的VHD

7、L描述三态门的引脚框图如图7.14所示。它具有一个数据输入端din、一个数据输出端dout和一个控制端en。当en=1时，dout=din；当en=0时，dout=Z(高阻)。例7.12所示为用VHDL描述的三态门的程序。2．单向总线缓冲器单向总线缓冲器常用于微型计算机的总线驱动，通常由多个三态门并列组成，用来驱动地址总线和控制总线。一个8位的单向总线缓冲器如图7.15所示，它由8个三态门组成，具有8个输入端和8个输出端，所有的三态门的控制端连在一起，由一个控制输入端en控制。3．双向总线缓冲器双向总线缓冲器用于对数据总线的驱动和缓冲。典型的双向总线

8、缓冲器的引脚框图如图7.16所示。图中的双向总线缓冲器有两个数据输入/输出端a和b、一个方向控制端dir和一