用vhdl设计数字系统实例

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1、用VHDL设计数字系统实例  目　　　　　　　　　　　　录　　　　　  例1矩形波发生器2例2三角波发生器15例3数字频率计22例4数字钟32例5交通灯控制器43例6LED字符显示器52例7LED跑马灯55例8过河游戏59例9拔河游戏69例10键盘输入显示器82  １  　  附图1.1矩形波发生器总体框图  4.源程序及注释  (1)上层模块  ｌｉｂｒａｒｙ　ｉｅｅｅ；　  ｕｓｅ　ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿１１６４．ａｌｌ；　  2  ｕｓｅ　ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｓｉｇｎｅｄ．ａｌｌ；　  ｕｓｅ　ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｕｎｓｉｇｎｅ

2、ｄ．ａｌｌ；　  　  ｅｎｔｉｔｙ　ｃｈｅｉｆ　ｉｓ　  ｐｏｒｔ（ｃｌｋ＿１ｍ　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　　－－时钟信号，１　ＭＨｚ。　  ｋ１　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　　－－调节频率的开关信号。　  ｋ２　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　　－－调节占空比的开关信号。　  ｋ３　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　　－－换挡开关信号。　  ｓｅｌ　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（５　ｄｏｗｎｔｏ　０）；－－数码管片选信号。　  ｄ　　　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（６　ｄｏｗｎｔｏ　

3、０）；－－数码管的驱动信号。　  ｆ　　　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（７　ｄｏｗｎｔｏ　０））；　－－输出给ＤＡＣ０８３２的８位数字信号。　　  ｅｎｄ　ｃｈｅｉｆ　；　  　  ａｒｃｈｉｔｅｃｔｕｒｅ　ａａ　ｏｆ　ｃｈｅｉｆ　ｉｓ　  ｓｉｇｎａｌ　ｍｏｄｅ＿ｍｉｄ　　　　：　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　１；　  ｓｉｇｎａｌ　ｃｌｋ＿１２５＿ｍｉｄ　：　ｓｔｄ＿ｌｏｇｉｃ；　  ｓｉｇｎａｌ　ｓ１　　　　　　　　　　：　ｓｔｄ＿ｌｏｇｉｃ；　  ｓｉｇｎａｌ　ｓ２　　　　　　　　　　：　ｓｔｄ＿ｌｏｇｉｃ；　  ｓｉｇｎａ

4、ｌ　ｓ３　　　　　　　　　　：　ｓｔｄ＿ｌｏｇｉｃ；　  ｓｉｇｎａｌ　ｆｓ＿ｍｉｄ　　　　　　：　ｓｔｄ＿ｌｏｇｉｃ；　  ｓｉｇｎａｌ　ｓｔａｔｕｓｆ＿ｍｉｄ　：　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　９；　  ｓｉｇｎａｌ　ｓｔａｔｕｓｈ＿ｍｉｄ　：　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　８；　  　  ｃｏｍｐｏｎｅｎｔ　ｋｅｙｉｎ　　－－调用防抖动模块。　  ｐｏｒｔ（ｋ　　　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　  ｋｏｕｔ　　　　：　ｂｕｆｆｅｒ　ｓｔｄ＿ｌｏｇｉｃ；　  ｃｌｋ＿１２５　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ）；　  ｅｎｄ　ｃｏｍｐｏｎ

5、ｅｎｔ；　  　  ｃｏｍｐｏｎｅｎｔ　ｆｐ　　－－调用分频及控制模块。　  ｐｏｒｔ（ｃｌｋ＿１ｍ　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　  ｓ１　　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　  ｓ３　　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　　  ｓｔａｔｕｓｆ　：　ｏｕｔ　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　９；　  ｍｏｄｅ　　　　：　ｏｕｔ　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　１；　  ｆｓ　　　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ　）；　  ｅｎｄ　ｃｏｍｐｏｎｅｎｔ；　  　  ｃｏ

6、ｍｐｏｎｅｎｔ　ｏｕｔｐｕｔ　　－－调用信号输出模块。　  ｐｏｒｔ（ｆｓ　　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　  ｓ２　　　　　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　  ｓｔａｔｕｓｈ　：　ｏｕｔ　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　８；　　　　  ｆ　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（７　ｄｏｗｎｔｏ　０）　）；　　  3  ｅｎｄ　ｃｏｍｐｏｎｅｎｔ；　  　  ｃｏｍｐｏｎｅｎｔ　ｄｉｓｐｌａｙ　　－－调用分频及显示模块。　  ｐｏｒｔ（ｓｔａｔｕｓｆ　：　ｉｎ　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　９；　　  ｓｔａｔｕｓｈ　：　

7、ｉｎ　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　８；　　  ｍｏｄｅ　　　　：　ｉｎ　ｉｎｔｅｇｅｒ　ｒａｎｇｅ　０　ｔｏ　１；　　  ｃｌｋ＿１ｍ　　：　ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；　  ｃｌｋ＿１２５　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ；　　  ｓｅｌ　　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（５　ｄｏｗｎｔｏ　０）；　  ｄ　　　　　　　：　ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（６　ｄｏｗｎｔｏ　０）　）；　  ｅｎｄ　ｃｏｍｐｏｎｅｎｔ；　  ｂｅｇｉｎ　  ｕ１　：　ｋｅｙｉｎ　ｐｏｒｔ　ｍａｐ　（ｋ１，ｓ１，ｃｌｋ＿１２５＿ｍｉｄ）；　　　  

8、ｕ２　：　ｋｅｙｉｎ　ｐ