实验二不同描述加法器设计.ppt

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1、实验二加法器设计程序设计方法图形输入方法一、实验目的：1、学习和掌握半加器全加器的工作原理和设计方法；2、熟悉EDA工具QuartusII的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。3、掌握组合逻辑电路在QuartusⅡ中的图形输入方法及文本输入方法，掌握层次化设计方法。4、掌握半加器、全加器采用不同的描述方法。二、实验内容：（1）完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设置成一个硬件符号入库（2）建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿

2、真并硬件测试（3）采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器（4）实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。实验二加法器设计（一）三、实验步骤：1、建立一个Project。2、编辑一个VHDL程序要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误。4、建立一个波形文件。（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真（一）、半加器半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路逻辑图CO=ABh-

3、adder1真值表描述h-adder2行为描述h-adder3结构描述半加器的几种描述方法实验任务1、半加器真值表描述方法--半加器真值表描述方法LIBRARYIEEE;--行为描述半加器USEIEEESTD_LOGIC_1164.ALL；ENTITYh-adder1ISPORT(a,b:INSTD-LOGIC;so,co:OUTSTD-LOGIC);ENDh-adder1;ArchitectureFH1OFh-adder1ISSingalabc:STD-LOGIC_vector(1downto0);Beginabc<=a&b;--并Process(abc)—进程b

4、egincaseabcis---WHEN“00”=>SO<=‘0’;CO<=‘0’WHEN“01”=>SO<=‘1’;CO<=‘0’WHEN“10”=>SO<=‘1’;CO<=‘0’WHEN“11”=>SO<=‘0’;CO<=‘1’WHENOTHERS=>UNLL;ENDCASE;ENDPROCESS;ENDARCHITECTUREFH1;LIBRARYIEEE;--行为描述(抽象描述结构体的功能)USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderis--半加器PROT(A,B:INSTD_LOGIC;S,C0:OUTSTD_LO

5、GIC);ENDhalf_adder;ARCHITECTUREbe_half_adderOFhalf+adderISBEGINPROCESS(A,B)BEGINIF(A=‘0’ANDB=‘0’)THENS<=‘0’;C0<=‘0’;ELSIF(A=‘0’ANDB=‘1’)THENS<=‘1’;C0<=‘0’;ELSIF(A=‘1’ANDB=‘0’)THENS<=‘1’;C0<=‘0’;ELSES<=‘0’;C0<=‘1’;ENDIF;ENDPROCESS;ENDbe_half_adder;实验任务2(二进制加法运算规则描述）0+0=00+1=11+0=11+1=0；

6、C=1;LIBRARYIEEE;--行为描述半加器（按逻辑表达式）USEIEEESTD_LOGIC_1164.ALL；ENTITYh-adder2ISPORT(a,b:INSTD-LOGIC;so,co:OUTSTD-LOGIC);ENDh-adder2;ArchitectureFH1OFh-adder2ISBeginso<=aXORb;co<=aANDb;ENDARCHITECTUREFH1;CO=AB实验任务3按逻辑表达式设计libraryIEEE;useIEEE.STD_LOGIC_1164.all;entityhalf_adderisport(a:inSTD

7、_LOGIC;b:inSTD_LOGIC;sum:outSTD_LOGIC;co:outSTD_LOGIC);endhalf_adder;architecturehalf_adderofhalf_adderissignalc,d:std_logic;beginc<=aorb;d<=anandb;co<=notd;sum<=candd;endhalf_adder;实验任务4：用基本单元电路与或非描述半加器CD--half_adder半加器,结构描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYxor21ISPORT(i0