实验二加法器的设计与仿真

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1、实验二加法器的设计与仿真班级：智能1401姓名：蒙寿伟学号：2014080701201.全加器•用途：实现一位全加操作逻辑图：真值表:XYCINSCOUT0000000110010100110110010101011100111111波形图:■■VHDL:123456789101112libraryieee;useieee.std_logic_1164.all;HentityquanjiaVHDLis□port(xzy,cin:instd_logic;sfcout:outstd_logic);end

2、entityquanjiaVHDL;HarchitecturebhvofquanjiaVHDLisHbegins<=xxoryxorcin;cout<=(xandy)or(xandcin)or(yandcin);endarchitecturebhv;波形图:结论：一位全加器是由两个半加器组成。X』分别是两位相加的二进制输入信号，cin是进位输入端，cout是进位输出端，s是和的低位输出端。2.四位串行加法器逻辑图:X2aaa■■■■■■■■■■■■■■■■■■■■■■■■■■■■■・■・《Y2◎*X

3、0YO、・・••••••••••••••••••••••••••••••••••谷冲片…fX8yau!S1r•••••••f•••wy▼v"、・•••VVWVWf••9•••999•••••••••••••••••••••z••••••••••••••••••••••••••••••••ch•••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••C3J13Y7L•••••••••••••••••••••••••••:X3严二亍…邈

4、gXsMM•••••••••••••••••••••••••••••••••••••«IfX*1•••••严曲;i—yooji::・•••••••••••••••••••••••••••••••波形图:NameValue15.6谆0Sx3210U声5□y3210UjurioCINUiy11□S3210U1316COVTU

5、ieee•std_logic_1164•all;useieee•std_logic_unsigned.all;Sentitychuan_adderis□port(cin:instd_logic;b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);endchuan_adder;Sarchitecturebhvofchuan_adderissignalxfyfz:std_logic_vecto

6、r(4downto0);=beginx<=101&a(3downto0);y<=101&b(3downto0);z<=x+y+cin;s(3downto0)<=z(3downto0);cout<=z(4);endbhv;波形图:结论:由逻辑图及仿真图可知，每1位的进位信号送给下1位作为输入信号,因此，任1位的加法运算必须在低1位的运算完成之后才能进行。这种加法器的逻辑电路比较简单，但它的运算速度不快。3.74283：4位先行进位全加器(4-BitFullAdder)逻辑图:也Adder/4^J.w

7、f

8、爭SimuhbonHeport•SimulationWaveforms真值表:FunctionTableInputOutputsWhenCO=LWhenC2=LWhenCO=""一^一WhenC2=HXX/A4B4XXXXXLLLLLLLHLLHLLLHLLLHLLHLLHLLLHLHHLLLHLHHLLLHLLHLHHLHLHLHHLLLHLHHLHHLLLHHHHLLLHHLHLLLHLHLHHLHLLHHHLLLHLHLHHHLLLHHHLHLLHHLHLLHHLLHHLHHLHHHLHL

9、HHLHHHHLHLHHHHHHLHHHHHH=HIGHLevel,L=LOWLeveInputconditionsatA1.Bl.A2.B2,andCOareusedtodetermireoutputs11and12andthevalueoftheinternalcarryC2.ThevaluesatC2,A3tB3.A4,andB4arethenusedtodetermineoutputsX3,V4,andC4波形图:NameValu^13.5)ps9ns2o-9