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《实验三 加法器的设计与仿真 实验报告》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、实验三加法器的设计与仿真一、实验内容1．用VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用VHDL语言设计并行加法器。二、1．全加器a.用途：实现一位全加操作b.逻辑图：c.真值表XYCINSCOUT0000000110010100110110010101011100111111d.VHDL程序libraryieee;useieee.std_logic_1164.all;entityf_adderisport(x,y,cin:instd_logic;s,cout:outstd_log
2、ic);endentityf_adder;architecturebhvoff_adderisbegins<=xxoryxorcin;cout<=(xandy)or(xandcin)or(yandcin);endarchitecturebhv;e.波形图：2．四位串行加法器a.逻辑图b.VHDL描述LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYadder4ISPORT(c0:INSTD_LOGIC;a,b:INSTD_LOGIC_VECTOR(3DOWNTO
3、0);s:OUTSTD_LOGIC_VECTOR(3DOWNTO0);c4:OUTSTD_LOGIC);ENDadder4;ARCHITECTUREarc2OFadder4ISCOMPONENTadderPORT(a,b,cin:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALcarry:STD_LOGIC_VECTOR(3DOWNTO1);BEGINu1:adderPORTMAP(a=>a(0),b=>b(0),cin=>c0,s=>s(0),co
4、=>carry(1));u2:adderPORTMAP(a=>a(1),b=>b(1),cin=>carry(1),s=>s(1),co=>carry(2));u3:adderPORTMAP(a=>a(2),b=>b(2),cin=>carry(2),s=>s(2),co=>carry(3));u4:adderPORTMAP(a=>a(3),b=>b(3),cin=>carry(3),s=>s(3),co=>c4);ENDarc2;c.波形图3．74283：4位先行进位全加器（4-BitFullAdd
5、er）a.逻辑框图b.逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。c.VHDL描述：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityxian
6、xingisport(cin:instd_logic;a,b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);endxianxing;architecturebhvofxianxingissignalx,y,z:std_logic_vector(4downto0);beginx<='0'&a(3downto0);y<='0'&b(3downto0);z<=x+y+cin;s(3downto0
7、)<=z(3downto0);cout<=z(4);endbhv;d.波形图
