实验报告——多路选择器设计.doc

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1、工学院实验报告姓名：黄娟学号：32214125班级：自动141成绩：实验名称：多路选择器的设计一、实验目的1.掌握EDA工具QuartusⅡ的使用；2.掌握Verilog编程技术。3.掌握QuartusⅡ的文本输入设计流程。4.掌握二选一多路选择器和四选一多路选择器的Verilog表述。二、四选一多路选择器的Verilog表述（case）（1）case语句表述方式moduleCNT10(a,b,c,d,s1,s0,y);inputa,b,c,d;inputs1,s0;outputy;regy;always@(

2、aorborcordors1ors0)begin:CNT10case({s1,s0})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default:y<=a;endcaseendEndmodule6工学院实验报告（2）波形仿真(3)RTL图6工学院实验报告三、四选一多路选择器的Verilog表述（if）（1）if语句表达方式moduleCNT10(A,B,C,D,S1,S0,Y);inputA,B,C,D,S1,S0;outputY;reg[1:0]SEL;regY;

3、always@(A,B,C,D,SEL)beginSEL={S1,S0};if(SEL==0)Y=A;elseif(SEL==1)Y=B;elseif(SEL==2)Y=C;elseY=D;end6工学院实验报告endmodule（1）波形仿真（2）RTL图6工学院实验报告三、注意事项文件名必须和模块名保持一致，文件路径中不要有汉字，一开始没有注意，存在了桌面上，并且文件名用了汉字而调试好长时间，最后经过老师指点才完成！实验前熟悉了数据选择器的工作原理，实验过程中结合理论进行了分析，并且初步掌握了Quartu

4、sⅡ环境下4选1数据选择器的VerilogHDL语言设计以及原理图的设计。在进行波形仿真时，我们遇到了一些问题，刚开始的时候，不懂得怎么调整时序时间，在老师和同学的帮助下，顺利的解决了遇到的问题，6工学院实验报告6