多路选择器设计实验 8位硬件乘法器设计实验

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1、《EDA技术实用教程》实验报告学院通信工程班级14083413学号14081331姓名杨海清指导教师居建林2016年10月24日实验一:多路选择器设计实验8位硬件乘法器设计实验(实验4-1)1.实验目的进一步熟悉QuartusII的VHDL文本设计流程，组合电路的设计仿真和硬件测试。2.实验任务1.根据3.1节的流程，利用QuartusII完成4选1多路选择器的文本代码编辑输入和仿真测试等步骤，给出仿真波形。2.在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试，a,b,c和d分别接来自不同的时钟或键；输出

2、信号接蜂鸣器。最后进行编译，下载和硬件测试实验。3.实验内容代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX41AISPORT(a,b,c,d,s0,s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYMUX41A;ARCHITECTUREBHVOFMUX41AisSIGNALS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINS<=s1&s0;PROCESS(s1,s0)BEGINCASE(S)ISWHEN"00"=>y<=a

3、;WHEN"01"=>y<=b;WHEN"10"=>y<=c;WHEN"11"=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDBHV;仿真信号：仿真波形：（实验4-3）1.实验目的进一步熟悉利用QuartusII完成VHDL硬件设计的流程；深入了解硬件乘法器的设计方法，硬件性能和实现方法。2.实验内容（1）完成一个16位乘法器的设计，编辑，仿真和硬件实现。代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSI

4、GNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYMULT4BISGENERIC(S:INTEGER:=4);PORT(R:OUTSTD_LOGIC_VECTOR(2*SDOWNTO1);A,B:INSTD_LOGIC_VECTOR(SDOWNTO1));ENDENTITYMULT4B;ARCHITECTUREONEOFMULT4BISSIGNALA0:STD_LOGIC_VECTOR(2*SDOWNTO1);BEGINA0<=CONV_STD_LOGIC_VECTOR(0,S)&A;PR

5、OCESS(A,B)VARIABLER1:STD_LOGIC_VECTOR(2*SDOWNTO1);BEGINR1:=(others=>'0');FORiIN1TOSLOOPIF(B(i)='1')THENR1:=R1+TO_STDLOGICVECTOR(TO_BITVECTOR(A0)SLL(i-1));ENDIF;ENDLOOP;R<=R1;ENDPROCESS;ENDARCHITECTUREONE;仿真波形（2）完成一个8位乘法器的设计，编辑，仿真和硬件实现。代码：LIBRARYIEEE;USEIEEE.STD_LOG

6、IC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYMULT4BISGENERIC(S:INTEGER:=4);PORT(R:OUTSTD_LOGIC_VECTOR(2*SDOWNTO1);A,B:INSTD_LOGIC_VECTOR(SDOWNTO1));ENDENTITYMULT4B;ARCHITECTUREONEOFMULT4BISSIGNALA0:STD_LOGIC_VECTOR(2*SDOWNTO1);BEGINA

7、0<=CONV_STD_LOGIC_VECTOR(0,S)&A;PROCESS(A,B)VARIABLER1:STD_LOGIC_VECTOR(2*SDOWNTO1);BEGINR1:=(others=>'0');FORiIN1TOSLOOPIF(B(i)='1')THENR1:=R1+TO_STDLOGICVECTOR(TO_BITVECTOR(A0)SLL(i-1));ENDIF;ENDLOOP;R<=R1;ENDPROCESS;ENDARCHITECTUREONE;仿真波形：四．实验总结虽然上学期已经学习了如何使用Qu

8、artusⅡ,对它已经有所了解了，但是对他的功能和作用还是有所遗忘，只好从头再来熟悉这款软件。本次实验中也了解到了硬件乘法器的设计方法，硬件性能和实现方法。解决了不少对QuartusⅡ使用的困难，也加深了对软件的使用。