数字逻辑电路课件课件 w6.5同步时序电路设计().ppt

《数字逻辑电路课件课件 w6.5同步时序电路设计().ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、6.5同步时序逻辑电路的设计同步时序逻辑电路设计又称同步时序逻辑电路综合，其基本指导思想是用尽可能少的触发器和门电路来完成设计。6.5.1同步时序电路设计的一般步骤1.作原始状态图和状态表；2.对原始状态表化简；3.状态分配；4.选定触发器；5.求出输出函数和激励函数表达式；6.画出逻辑电路图。6.5.2建立原始状态图状态图是同步时序电路设计的依据，它必须正确反映设计要求。状态图的构成没有统一的方法，关键是要充分正确地理解设计要求，明确电路的输入条件和输出要求，输入和输出关系，以及状态的转换关系。原始状态图建立的一般过程为：假定一个初始状态，由此出发，每加入一个输入信号，则记

2、忆其次态，并标出其相应的输出值。次态可能为现态、已有状态或新的状态，直到没有新的状态为止。每个状态的各种可能的输入值都要考虑到。例:某序列检测器有一个输入端x和一个输出端Z。从x端输入一组按时间顺序排列的串行二进制码。当输入序列中出现101时，输出Z＝1，否则Z＝0。试作出该序列检测器的Mealy型和Moore型原始状态图和状态表。S0S1S2S31/11/00/00/00/01/00/01/0电路的Mealy型状态表现态次态/输出x=0x=1S0S1S2S3S0/0S2/0S0/0S2/0S1/0S1/0S3/1S1/0电路的Moore型状态表现态次态x=0x=1S0S1S

3、2S3S0S2S0S2S1S1S3S1输出Z0001S0/0S1/0S2/0S3/110100101例:假设某同步时序电路，用于检测串行输入的8421BCD码，其输入的顺序是先高位后低位，当出现非法数字(即输入1010，1011，1100，1101，1110，1111)时，电路的输出为1。试作出该时序电路的Mealy型原始状态图和状态表。FDABCEG0/01/00/01/00/01/00/01/0解：HDAB1/00/0CEI0/00/01/01/0FG0/01/0NJKP0/00/01/01/0LM0/01/00/01/00/01/00/01/00/01/00/01/00

4、/11/10/11/10/11/1电路的原始状态图现态次态/输出x=0x=1ABCDEFGHIJKLMNPB/0D/0J/0F/0H/0A/0A/0A/0A/0L/0N/0A/0A/1A/1A/1C/0E/0K/0G/0I/0A/0A/0A/0A/0M/0P/0A/0A/1A/1A/1电路的原始状态表例：假设有一个三位二进制加、减法器（模8计数器），当X输入为1时，实现加1计数；当X为0时，实现减1计数，试作出该电路的Moore型原始状态图和状态表。解：000111110101100011010001000001010011100101110111当X为0时：当X为1时：计数

5、器的输出可为状态本身，亦可看作外部输出。1000110001101010111100011111111100000000原始状态图现态次态/输出x=0x=1000001010011100101110111111000001010011100101110001010011100101110111000原始状态表6.5.3状态简化一般情况下，原始状态图和原始状态表中存在着多余的状态。状态个数越多，电路中所需的触发器的数目也越多，制造成本就越高。为降低制造成本，需要去掉多余的状态，即要进行状态简化。所谓状态简化，就是要获得一个最小化的状态表。这个表不仅能正确地反映设计的全部要求，而

6、且状态的数目最少。完全确定状态表：状态表中的次态和输出都有确定的状态和确定的输出值。等效状态：设状态S1和S2是完全确定状态表中的两个状态,如果对于所有可能的输入序列，分别从状态S1和状态S2出发，所得到的输出响应序列完全相同，则状态S1和S2是等效的，记作(S1,S2).或说，状态S1和S2是等效对。等效状态可以合并。一、完全确定状态表的简化S1S'1S2S'2S3S'3S4S'40/00/00/10/11/11/1……等效状态传递性：(S1,S2),(S2,S3)→(S1,S3)等效类：彼此等效的状态集合最大等效类：不被其它等效类所包含的等效类。一个状态也可能是一个最大等

7、效类。状态简化的任务是要在原始状态表中找出全部最大等效类(最大等效类集合)，并将每一个最大等效类用一个状态来表示。判别方法：第一、它们的输出完全相同；假定状态S1和S2是完全确定原始状态表中的两个现态，那么S1和S2等效的条件可归纳为在输入的各种取值组合下：(1)次态相同；第二、它们的次态满足下列条件之一，即(2)次态交错；(3)次态循环；(4)次态对等效。SiSj1/0Sl0/10/1Sk1/0次态相同次态相同或交错SiSj0/01/01/0Sk0/0次态交错或相同或循环SiSj1/01/0SkSl0