同步时序逻辑电路（下）课件.ppt

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1、第四章同步时序逻辑电路——设计篇同步时序逻辑电路设计设计分五步进行:根据功能要求作出原始状态图和状态表（含多余状态）状态化简(消去多余状态)状态分配(状态编码)选定触发器，求出输出函数和激励函数表达式画出逻辑电路(按输出函数和激励函数式)（1）建立原始状态图和状态表设计要求原始状态图（关键）不要想着节省状态，一定要画全；要考虑到从每个状态出来所有的输出情况。从两个方面着手确定输入与输出变量确定电路应包含的状态数(一个不能少)和状态之间的关系(关系不能错)。即输入为串行二进制码当x=101时，输出Z=1【例1】：输入序列101检测器的

2、设计当x101时，输出Z=02.从状态看状态数目的确定：起始状态S0记忆序列101的第一个1的状态S1记忆序列101的第二个0的状态S2记忆序列101的第三个1的状态S3Z=0Z=0Z=0Z=11.从输入与输出方面看，必须输入x，和一个输出Z（1）建立原始状态图和状态表Mealy图的状态关系：S0S1S3S21/00/01/1(1)主线关系(2)相互关系在S0处，当x=0时，不是检测的，S0保持不变Z=0在S1处，当x=1时，可能是101的第1个1。用S1记下来，故S1保持不变。0/01/0在S2处，当x=0时(此时已收到x=10)

3、则序列为100，不是要检的,返回S0。即S2S0，Z=00/0（1）建立原始状态图和状态表在S3处，当x=1时，可能是又一个101的开始，就用S1记下来；当x=0时，是第二个101中的0，用S2记下来，故Z=0S3S20/0S11/0（1）建立原始状态图和状态表S0S1S2S31/00/01/1Mealy状态图现态次态/输出x=0x=1S0S1S2S3S0/0S2/0S0/0S1/0S1/0S1/0S3/1S2/0Mealy状态表0/00/01/00/01/0101序列检测器的状态图和状态表：（1）建立原始状态图和状态表Moore图，

4、由于Z只与现态有关，而与输入无关，Z写于状态图的圆圈内。其他分析与Mealy相同。现态次态x=0x=1S0S1S2S3S0S2S0S2S1S1S3S1输出00010S0/0S1/0S2/0S3/110011x10（1）建立原始状态图和状态表【例2】：检测中行输入(从高位低)的8421BCD码数字的正确性，即当出现非法数字(如1010,1011,1100,1101,1110,1111)时电路输出为1(检错信号)。设计此8421码误码检测器的状态图。（1）建立原始状态图和状态表解：设计Mealy型电路输入与输出：一个输出端用以反映判别84

5、21BCD码一个输入端用以接收8421BCD码状态数目与状态关系：8421码是一种四位二进制码。因此，输入是按四位一组，一组组地串行输入，每组都应检测它的真伪，是否是8421码？换句话说，不应出现非法数字(8421码所去掉的6种组合1010~1111)，若出现时，则输出于以指示。即检测出。A初态；设为（1）建立原始状态图和状态表0/01/0FDABCEG0/01/00/01/00/01/0记忆第一位代码：记忆第二位代码：记忆第三位代码：BC0/01/0DE0/01/0FG0/01/0（1）建立原始状态图和状态表第四位到来时，无论是0或1，

6、状态均应转到初态，以便检测下一组代码。些时的0或1,就不用记忆了。已记住了前三位，此第4位一来就可判出代码的真伪了。如下图右下检出6个误码,Z=1，其他Z=0。完整的状态图如下：有20+21+22+23=15个状态。（1）建立原始状态图和状态表ABC0/01/0DE0/01/0HI0/01/0FG0/01/0JK0/01/0NP0/01/0LM0/01/00/01/00/01/00/01/00/01/00/01/00/11/10/11/10/11/1（1）建立原始状态图和状态表HDAB1/00/0CEI0/00/01/01/0FG0/01

7、/0NJKP0/00/01/01/0LM0/01/00/01/00/01/00/01/00/01/00/01/00/11/10/11/10/11/1状态图101011001110101111011111误码第1位第2位第3位第4位现态次态/输出x=0x=1ABCDEFGHIJKLMNPB/0D/0J/0F/0H/0A/0A/0A/0A/0L/0N/0A/0A/1A/1A/1C/0E/0K/0G/0I/0A/0A/0A/0A/0M/0P/0A/0A/1A/1A/1状态表注意：原始状态数目可能有冗余。接后会进行简化。（2）状态简化原始状态图，

8、可能有许多冗余状态，必须给于简化，状态多，构成电路越复杂，使用的元器件多，成本高，安全性差。化简后的状态图输入输出关系不变。状态简化的目的就是要消去多余状态，以得到最简状态图和最简状态表。状态