《触发器和时序逻辑》PPT课件

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1、14.1双稳态触发器第14章触发器和时序逻辑电路14.2寄存器14.4由555定时器组成的单稳态触发器和无稳态触发器14.3计数器14.5应用举例数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。第14章触发器和时序逻辑电路时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。触发器是时序逻辑电路的基本单元。14.1

2、.1RS触发器14.1双稳态触发器1.基本RS触发器Q&G1&G2逻辑图SRQ图形符号基本RS触发器由两个与非门交叉连接而成，它有两个输出端Q和，二者的逻辑状态应相反。这种触发器有两个稳定状态：(1)，称为复位状态(0态);(2)，称为置位状态(1态);两个输入端和平时固定接高电位，处于1态，当加负脉冲后，由1态变为0态。基本RS触发器的逻辑式Q&G1&G2逻辑图当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有即将触发器置0或保持0态。当负脉冲除去后，触发器的状态保持不变，实现存储或记忆功能，称为直接置0端。当端

3、加负脉冲时，不论触发器的初始状态是1态，还是0态，均有，即将触发器置1或保持1态。当负脉冲除去后，触发器的状态也保持不变。称为直接置1端，这种情况，即将触发器保持原状态不变。这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。基本RS触发器的逻辑状态表Q0100111不变00不定基本RS触发器的波形图Q2.可控RS触发器SRQ图形符号S1SR1RC1CP&G3&G4Q&G1&G2RSCP逻辑电路与基本RS触发器不同的是增加了由非门G3和G4组成的导引电路，R和S是置0和置1信号输入端，还有时

4、钟脉冲CP输入端。时钟脉冲CP是一种控制命令，通过导引电路实现对输入端R和S的控制，即当CP=0时，不论R和S端的电平如何变化，G3门和G4门的输出均为1，基本触发器保持原状态不变。只有当时钟脉冲来到后，即CP=1时，触发器才按R、S端的输入状态来决定其输出状态。可控RS触发器的逻辑式和是直接置0和直接置1端，就是不经过时钟脉冲的控制可以对基本触发器置0或置1，一般用于置初态。在工作过程中它们处于1态。可分四种情况分析CP=1时触发器的状态转换和逻辑功能，如右表所示。可控RS触发器的逻辑状态表Qn+100Qn0111001

5、1不定RS可见当输入信号R和S的状态相反时，时钟脉冲来到后，输出Q端的状态总是与S端相同。CPRSQ不定可控RS触发器的工作波形图(初态Q=0)14.1.2JK触发器主触发器的输出端Q与从触发器的S端相连，端与从触发器的R端相连。非门的作用是使两个触发器的时钟脉冲信号反相。它由两个可控RS触发器串联组成，分别称为主触发器和从触发器。J和K是信号输入端，它们分别与和Q构成与逻辑关系，成为主触发器的S端和R端，即SRQ图形符号J1JK1KC1CPQJKCPQSRCP主触发器从触发器1SR逻辑电路逻辑功能分析QJKCPQSRCP

6、主触发器从触发器1SR逻辑电路(1)J=1，K=1设时钟脉冲来到之前(CP=0)触发器的初始状态为0。这时主触发器的当时钟脉冲来到后(CP=1)，主触发器Q端由01，使从触发器的S=1，R=0，当CP从1下跳为0时，非门输出为1，从触发器也翻转为1态，从触发器与主触发器的状态是一致的。反之，设触发器的初始状态为1，同样可分析出，主、从触发器都翻转为0。JK触发器在J=1,K=1的情况下，来一个时钟脉冲，它就翻转一次，即，此时触发器具有计数功能。JK触发器在计数情况下的输出波形如右图所示。CPQ(2)J=0，K=0设触发器

7、的初始状态为0。当CP=1时，由于主触发器的S=0,R=0，Q端的状态仍为0，保持不变。当CP下跳时，由于从触发器的S=0,R=1，也保持0态不变。如果初始状态为1，同样可分析出，一个时钟脉冲来到后，将保持1态不变。即QJKCPQSRCP主触发器从触发器1SR逻辑电路(3)J=1，K=0可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1态。QJKCPQSRCP主触发器从触发器1SR逻辑电路(4)J=0，K=1可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是0态。主从型JK触发器的逻辑状态

8、表Qn+100Qn01010111JK主从型触发器具有在CP从1下跳为0时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。QJKCPQSRCP主触发器从触发器1SR逻辑电路14.1.3D触发器可以将JK触发器转换为D触发器，如下图所示。当D=1，即J=1，K=0时，在CP的下降沿触发器翻转为(或保持)