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1、《硬件描述语言与FPGA技术》验指导书西北工业大学2012/10/10目录实验一简单的组合逻辑设计3实验二简单分频吋序逻辑电路的设计6实验三利用条件语句实现计数分频时序电路9实验四阻塞赋值与非阻塞赋值的区别12实验五用always块实现较复杂的组合逻辑电路16实验六在Verilog•!'使用函数20实验七在VerilogHDL中使用任务（task）23实验八利用有限状态机进行时序逻辑的设计27实验九利用状态机实现比较复杂的接口设计32练习十利用SRAM设计一个FIFO39实验一简单的组合逻辑设计一、实验目的1•学习Qua
2、rtus和ModSim两种EDA工具的使用方法：2.掌握基本组合逻辑电路的实现方法；3.初步了解两种基本组合逻辑电路的牛成方法；4.学习测试模块的编写；5.通过综合和布局布线了解不同层次仿真的物理意义。二、实验内容本次实验采用VerilogHDL语言设计一•个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结來1,否则给出结果0；并写出测试模型，使其进行比佼全而的测试。三、实验仪器、设备预装了开发工具ModelSimSE>synplify的PC机。四、实验原理1.组合逻辑电路是指在任何吋刻，
3、输出状态只决定于同一时刻各输入状态的组合而与电路以前状态无关，而与其他时间的状态无关。其逻辑函数如下：Li=f(Al,A2,A3An)(i=l,2,3…m)其中，ACAn为输入变量,Li为输出变量。2.组合逻辑电路的特点归纳如下：①输入、输出之间没有返馈延迟通道；②电路中无记忆单元。3.组合逻辑设计示例：可综合的数据比较器。它的功能是比较数据。与数据b,如果两个数据相同，则给出结果1,否则给出结果0。描述组合逻辑时常使用assign结构。注意equal二(a=b)?l:0,这是一种在组合逻辑实现分支判断时常使用的格式。模
4、块源代码：//compare.vmodulecompare(equalab);inputa,b;outputequal;assignequal=(a==b)?l:O;//a等于b时，equal输出为1；a不等于b时,//equal输出为0。endmodule测试模块源代码：'timescalelns/lns、ineludeH./compare.vnmodulecomparetest;rega,b;wireequal;initialbegina=0;b=0;#100a=0;b=l;#100a=l;b=l;#100a=l;b
5、=0;#100$stop;endcomparecomparel(・equal(equal)，.a(a)，・b(b));endmodule仿真波形如下:/comparetest/a/comparetest/b/comparetest/equal五、实验步骤1.建立工程文件，编写模块源码和测试模块,要求测试模块对源文件进行比较全面的测试；2.编译源码和测试模块，用测试模块对源文件进行测试，并进行仿真；3•观察综合后生成的文件和源文件的不同点和相同点。1.综合时采用不同的FPGA器件，观察综合后的结果有什么不同。六、实验报告要
6、求1.要求实验报告中有编写模块源码和测试模块；2.要求实验报告中冇综合后RTL图形；3.要求实验报告中有仿真后的波形；4.对课后思考题进行分析说明。七、实验注意事项1.采用Altera公司的CycloneII系列的EP2C35型FPGA作为建立工程、代码编译、综合库时使川的库器件；2.综合使用synplifyT.具，布局布线使用quartusII白带丁•具；3.仿真使MJModelSiml具。八、思考题1.课本练习一的测试方法一中，第一个initial块有什么用？它与笫一个initial块有什么关系？2.如果在第二个in
7、itial块中,没有写出#10000或者$stop,仿真会如何进行?3.比较两种测试方法，哪一种更全面？实验二简单分频时序逻辑电路的设计一、实验目的1.掌握条件语句在简单时序模块设计屮的使用；2.掌握verilog语句在简单时序模块设计屮的使用；3.学习在Verilog模块中应用计数器；4.学习测试模块的编写、综合和不同层次的仿真。二、实验内容1.使用always块和©(posedge"1<)或@(negedgeelk)的结构来表述时序逻辑,设ns100ns200ns300ns400ns计1/2分频的可综合模型。得到如下
8、波形图：top/mO/clktop/mO/rescttop/mO/clk_out_02.对模块进行RTL级仿真、综合后门级仿真，布局布线仿真；三、实验仪器、设备预装了开发工具synplify、ModelSimSE的PC机。四、实验原理1.使用always程赋值语旬对上升沿进行响应，当时钟信号上刃•沿到來时，系统判断清
