VHDL设计初步(EVITA版)

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1、VHDL设计初步云南大学信息学院电子信息技术基础实验教学中心周克峰谢戈余江§3声明信号3.1外部信号与内部信号外部（external）信号——把系统与外部环境连接起来，形成系统的接口（端口）。在entity中声明。内部（internal）信号——对系统外部不可见，完全嵌入在系统内部，是内部结构的一部分，在内部电路之间提供信号。在architecture中声明。2entity...--外部信号声明...endentity...architecture...--内部信号声明...endarchitecture...33.2声明接口信号把系统与外部环境连接起来的信号，在VH

2、DL中称为端口，定义在系统entity部分的port子句中在entity内，每一个信号都定义为一个端口每一个信号都必须有一个唯一的信号名，以及一个类型port还必须具有信号流方向的指示，即mode43.3端口模式mode5种：in、out、inout、buffer、linkagemode应该明确声明，否则默认为inVHDL中，每个端口都要指定一个适当的mode语法：port_name:modeport_type所有端口用一个port子句，声明之间用分号（;）分隔。最后的一个没有分号。5entity...--外部信号声明port(a,b,c:inBit;DATA:inB

3、it_vector(0to7);RESULT:inoutBit_vector(0to7);z:inBit;EXTBUS:outBit_vector(4downto0));endentity...63.4内部信号声明与外部信号在entity中声明对应，内部信号在architecture中描述必须在每个声明中使用signal，与其它对象区分端口声明中signal不是必须的内部信号不需要mode声明7architecture...--内部信号声明signalx,y:Bit;signalINTBUS:Bit_vector(0to4);...endarchitecture...

4、83.5内部信号的可见性信号的可见性（visibility）由声明的位置决定：package中声明的，所有使用包的设计单元可见entity中声明的，指定的architecture中可见architecture中声明的，只对该结构可见结构内部的block中声明的，只对这个模块可见9Signal10§4练习一条8位的总线，用标准类型byte来表示。连接系统及其外部环境的信号定义为port。总线宽度由定义中的位的顺序隐含地确定。对VHDL信号的前一个值进行检查是有可能的。在向量中定义的位顺序并不重要。11§4练习（续一）系统内部的信号在实体中声明为generic，因为它们必

5、须generated（被产生）出来。内部信号声明包括对信号名、模式和类型的声明。信号可以定义为：信息的传输者。如果信号在包中声明，然后由一个实体使用，那么同样必须在这个实体的结构中使用use子句。电子设备（比如计算机）中唯一的信号就是电子信号。12§4练习（续二）实体中声明的信号，对所有指派给该实体的结构可见。总线与向量是同一概念的两种不同叫法。向量中位顺序的左边界必须始终小于右边界。每个端口必须指定一个端口模式。系统的所有信号都是在系统的实体中定义。13第4章系统接口规范§1实体头部1.1实体名称使用有意义的、最能表示系统用来做什么的、名词短语用大、小写字母混合书写

6、15标识符命名规则：必须在一行内写完必须以字母开始只能由字母、数字和下划线（_）组成不能以下划线开始或结束，也不能并排标识符中不能有空格不区分大、小写字母保留字不能用作标识符（包括特定名称在内）可以使用扩展标识符（由“”包围）16实体名举例：Counter_4BitMux_4_To_1ALUUART_TransmitReceiver171.2VHDL中的注释没有文档、资料的设计不是好设计！以两个连字符（--）开始，到本行行尾结束可位于任何位置，但不能从标识符或保留字的中间开始1819201.3系统说明文档设计曾经是VHDL开发的主要原因之一语言本身不需要，源自习惯性

7、，良好风格，广泛接受以注释的形式编写位于VHDL文件的开始处没有“标准”，但有几个基本要素21221.4结束实体entity框架的最后一部分是实体的结束以end语句结束建议在end子句后加上：entity和/或实体名以一个分号（;）结束本行！23§2端口子句2.1端口的含义定义：用于一个模块（如一个实体）与其外部环境之间进行动态通讯的通道。——《VHDL语言参考手册》24端口组成部分：用port子句来定义可选的关键字signal后面跟着一个逗号（,）的端口名端口模式（mode）端口的类型可选，对端口进行说明的注释可选，以“:=”符号为前导的端口初始值