第6章VHDL设计初步

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1、第一章VHDL设计初步第一节2选1多路选择器的VHDL描述【例1-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;【例1-2】【例1-4】ENTITYmux21aISENTITYmux21aISPORT(a,b:INBIT;PORT(a,b:INBIT;s:INBIT;s:INBIT;y:OUTBIT);y:OUT

2、BIT);ENDENTITYmux21a;ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINBEGINIFs='0'THENd<=aAND(NOTS);y<=a;ELSEe<=bANDs;y<=b;y<=dORe;ENDIF;ENDARCHITECTUREone;ENDPROCESS;【例1-3】ENDARCHITECTUREone;...ARCHITECTUREoneOFmux21aISBEGINy<=(aA

3、ND(NOTs))OR(bANDs);ENDARCHITECTUREone;图1-1mux21a实体图1-2mux21a结构体例1-1是2选1多路选择器的VHDL完整描述，即可以直接综合出实现相应功能的逻辑电路及其功能器件。图1-1是此描述对应的逻辑图或者器件图，图中，a和b分别是两个数据输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。“mux21a”是此器件的名称，这类似于“74LS138”、“CD4013”等器件的名称。电路图图1-2是例1-1综合后获得的电路，因而可以认为是多路选择器“mux21a”

4、内部电路结构。由例1-1可见，此电路的VHDL描述由两大部分组成：1、由关键词ENTITY引导，以ENDENTITYmux21a结尾的语句部分，称为实体。实体描述电路器件的外部情况及各信号端口的基本性质。图1-1可以认为是实体的图形表达。2、由关键词ARCHITECTURE引导，以ENDARCHITECTUREone结尾的语句部分，称为结构体。结构体描述电路器件的内部逻辑功能或电路结构。图1-2是此结构体的原理图表达。在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分，顺序语句的执行方式十分类似于普通

5、软件语言的程序执行方式，都是按照语句的前后排列方式顺序执行的。而在结构体中的并行语句，无论有多少行，都是同时执行的，与语句的前后次序无关。例1-1中的逻辑描述是用一句WHEN_ELSE结构的并行语句表达的。它的含义是，当满足条件s='0'，即s为低电平时a输入端的信号传送至y，否则，即s为高电平时，b输入端的信号传送至y。也可以用其他的语句形式来描述以上相同的逻辑行为。例1-2和例1-3中的功能描述语句都是并行语句，是用布尔方程的表达式来描述的。其中的“AND”、“OR”、“NOT”分别是逻辑与、或、非的意思。例1-4则给出了用

6、顺序语句IF_THEN_ELSE表达的功能描述。以上4例用不同的语句表达方式描述了相同的逻辑功能，都能被综合成图1-2的电路结构。其电路功能可以从图1-3的时序波形中看出，分别向a和b端输入两个不同信号的频率fa和fb（fa>fb），当s为高电平时，y输出fb，而当s为低电平时，y输出fa。显然，图1-3的波型证实了VHDL逻辑设计的正确性。需要指出的是，以上各例的实体和结构体分别是以“ENDENTITYxxx”和“ENDARCHITECTURExx”语句结尾的，这是符合VHDL的IEEESTD1076_1993版的语法要求的。

7、若根据VHDL’87版本，IEEESTD1076_1987的语法要求，这两条结尾语句只需写成“END；”和“ENDxx”。但考虑到目前绝大多数常用的EDA工具中的VHDL综合器都兼容两种VHDL版本的语法规则，且许多最新的VHDL方面的资料，仍然使用VHDL’87版本语言规则。因此，出于实用的目的，对于以后出现的示例，不再特意指出VHDL两种版本的语法差异处。但对于不同的EDA工具，仍需根据设计程序不同的VHDL版本表述，在综合前作相应的设置。1.1.1VHDL语言现象说明图1-3mux21a功能时序波形这里将对例1-1/2/3

8、/4中出现的语言现象作出说明和归纳：1、实体表达VHDL完整的，可综合的程序结构，必须完整地表达出一片专用集成电路ASIC器件的端口结构和电路功能用，无论是一片74LS138还是一片CPU，都必须包含实体和结构体两个最基本的语言结构，这里将含有完整程序结构（包含