EDA第4章VHDL设计初步

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1、第4章VHDL设计初步什么是VHDL？VeryhighspeedintegratedHardwareDescriptionLanguage(VHDL)是IEEE、工业标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存【例4-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;实体结构体4.1多路选择器VHDL描述4.1.12选1多路选

2、择器的VHDL描述【例4-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;【例】...ARCHITECTUREoneOFmux21aISBEGINy<=(aAND(NOTs))OR(bANDs);ENDone;【例4-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT

3、);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;图4-3mux21a功能时序波形4.1.2VHDL相关语句说明1.实体表达【例4-4】ENTITYe_nameISPORT(p_name:port_mdata_type;...端口信号名:端口模式数据类型);ENDENTITYe_name;2.实体名不能用数字开头定义实体名；不能用中文定义实体名3.PORT语句（

4、包括端口信号名：端口模式，数据类型）4.端口模式INOUTINOUTBUFFER5.数据类型BIT主要包括：Integer（整数）;Boolean(布尔)；STD_LOGIC（标准逻辑位数据类型）；BIT(位数据类型)BIT数据类型的信号规定的取值范围是逻辑位‘0’、‘1’。在VHDL中，逻辑位0、1必须加单引号，否则被认定为整数数据类型。6.结构体表达ARCHITECTUREarch_nameOFe_nameIS(说明语句)BEGIN(功能描述语句)ENDarch_name；7.信号传输(赋值)符号赋值操作y<=a并非立即发生的，而要经过一个模拟器的最小分辨时间

5、后，才将a的值赋给y。赋值符<=两边的信号的数据类型必须一致。8.逻辑操作符AND（与）；OR（或）；NOT（非）；NAND（与非）；NOR（或非）；XOR（异或）；XNOR（同或）9.IF_THEN条件语句IFs='0'THENy<=a;ELSEy<=b;ENDIF;10.WHEN_ELSE条件信号赋值语句赋值目标<=表达式WHEN赋值条件ELSE表达式WHEN赋值条件ELSE...表达式；11.PROCESS进程语句和顺序语句PROCESS（a，b，s）只要敏感信号a、b、s某一个发生变化，将启动此进程；执行一遍后，便进入等待状态。4.2寄存器描述及其VHDL

6、语言现象4.2.1D触发器的VHDL描述【例4-6】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDDFF1;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--定义一个数据的暂存节点BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;Q<=Q1;--将内部的暂存数据向端口输出ENDPROCESS;END

7、bhv;D触发器4.2.2D触发器VHDL描述的语言现象说明1.标准逻辑位数据类型STD_LOGICBIT数据类型定义：TYPEBITIS(‘0’,‘1’);STD_LOGIC数据类型定义：TYPESTD_LOGICIS(‘U’，‘X’，‘0’，‘1’，‘Z’，‘W’，‘L’，‘H’，‘-’)；STD_LOGIC所定义的9种数据的含义是：‘U’表示未初始化的；‘X’表示强未知的；‘0’表示强逻辑0；‘1’表示强逻辑1；‘Z’表示高阻态；‘W’表示弱未知的；‘L’表示弱逻辑0；‘H’表示弱逻辑1；‘-’表示忽略。可综合的，常用不可综合的，不常用2.设计库和标准程序包

8、3.SIG