《VHDL设计初步》课件

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1、EDA技术实用教程第3章VHDL设计初步3.1组合电路的VHDL描述3.1.12选1多路选择器及其VHDL描述13.1组合电路的VHDL描述3.1.12选1多路选择器及其VHDL描述13.1组合电路的VHDL描述3.1.12选1多路选择器及其VHDL描述13.1组合电路的VHDL描述3.1.12选1多路选择器及其VHDL描述11.实体表达3.1组合电路的VHDL描述2.实体名3.1组合电路的VHDL描述3.端口语句和端口信号名4.端口模式(1)IN：输入端口。(2)OUT：输出端口。(3)INOUT：双向端口。(4)BUFFER

2、：缓冲端口。3.1组合电路的VHDL描述5.数据类型6.结构体表达3.1组合电路的VHDL描述7.赋值符号和数据比较符号8.WHEN_ELSE条件信号赋值语句3.1组合电路的VHDL描述9．关键字10．标识符11．规范的程序书写格式12．文件取名和存盘3.1组合电路的VHDL描述3.1.22选1多路选择器及其VHDL描述23.1组合电路的VHDL描述3.1.22选1多路选择器及其VHDL描述21.逻辑操作符3.1组合电路的VHDL描述3.1.22选1多路选择器及其VHDL描述22.标准逻辑位数据类型STD_LOGIC3.1组合电

3、路的VHDL描述3.1.22选1多路选择器及其VHDL描述23.设计库和标准程序包4.信号定义和数据对象3.1组合电路的VHDL描述3.1.32选1多路选择器及其VHDL描述33.1组合电路的VHDL描述3.1.32选1多路选择器及其VHDL描述33.1组合电路的VHDL描述3.1.32选1多路选择器及其VHDL描述31.条件语句2.进程语句和顺序语句IF_THEN_ELSE_ENDIF；PROCESS…ENDPROCESS3.1组合电路的VHDL描述3.1.4半加器及其VHDL的描述3.1组合电路的VHDL描述3.1.4半加器

4、及其VHDL的描述3.1组合电路的VHDL描述3.1.4半加器及其VHDL的描述3.1组合电路的VHDL描述3.1.4半加器及其VHDL的描述1.CASE语句3.1组合电路的VHDL描述3.1.4半加器及其VHDL的描述2.标准逻辑矢量数据类型3.1组合电路的VHDL描述3.1.4半加器及其VHDL的描述3.并置操作符3.1组合电路的VHDL描述3.1.5一位二进制全加器及其VHDL描述3.并置操作符3.1组合电路的VHDL描述3.1.5一位二进制全加器及其VHDL描述3.并置操作符3.1组合电路的VHDL描述3.1.5一

5、位二进制全加器及其VHDL描述3.并置操作符3.1组合电路的VHDL描述3.1.6VHDL例化语句3.2基本时序电路的VHDL描述3.2.1D触发器的VHDL描述3.2基本时序电路的VHDL描述3.2.1D触发器的VHDL描述1.上升沿检测表达式和信号属性函数EVENT2.不完整条件语句与时序电路3.2基本时序电路的VHDL描述3.2基本时序电路的VHDL描述3.2基本时序电路的VHDL描述3.2.2VHDL实现时序电路的不同表述3.2基本时序电路的VHDL描述3.2.2VHDL实现时序电路的不同表述3.2基本时序电路的VHD

6、L描述3.2.2VHDL实现时序电路的不同表述3.2基本时序电路的VHDL描述3.2.2VHDL实现时序电路的不同表述3.2基本时序电路的VHDL描述3.2.3异步时序电路设计3.2基本时序电路的VHDL描述3.2.3异步时序电路设计3.3计数器的VHDL设计3.3计数器的VHDL设计3.3.14位二进制加法计数器设计3.3.2整数类型3.3计数器的VHDL设计3.3.3计数器的其他VHDL表达方式3.3计数器的VHDL设计3.3.3计数器的其他VHDL表达方式3.3计数器的VHDL设计3.3.3计数器的其他VHDL表达方式3.

7、4实用计数器的VHDL设计3.3.3计数器的其他VHDL表达方式接下页3.4实用计数器的VHDL设计接上页3.4实用计数器的VHDL设计3.3.3计数器的其他VHDL表达方式1.十进制计数器相关语法3.4实用计数器的VHDL设计3.3.3计数器的其他VHDL表达方式2.程序分析3.4实用计数器的VHDL设计3.3.3计数器的其他VHDL表达方式2.程序分析3.4实用计数器的VHDL设计3.3.3计数器的其他VHDL表达方式3.时序模块中的同步控制信号和异步控制信号的构建4.另一种描述方式3.4实用计数器的VHDL设计3.3.3计

8、数器的其他VHDL表达方式3.时序模块中的同步控制信号和异步控制信号的构建4.另一种描述方式习题3-1画出与以下实体描述对应的原理图符号元件：习题3-2图3-16所示的是4选1多路选择器，试分别用IF_THEN语句、WHEN_ELSE和CASE语句的表达方式写出