Quartus II 13.1与自带modelsim_Altera 10.0d仿真软件的联调

《Quartus II 13.1与自带modelsim_Altera 10.0d仿真软件的联调》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、QuartusII13.1与自带modelsim_Altera10.0d仿真软件的联调Step11、编写好Verilog代码后，编译（点），直到没有错误为止；2、接下来生成testbench文件，Processing￫Start￫StartTestBenchTemplateWriter,注意下方Message栏中，EDANetlistWriter是否生成成功,成功的提示如下：Step21、接下来完成调用modelsim_Altera10.0d的设置1.首先要在quartus2中正确填入modelsim程序的地址：To

2、ols￫Options￫General￫EDAToolOptions,如下图：1.因为我调用的是Modelsim-Altera，所以填入Modelsim-Altera程序所在地址：D:altera13.1modelsim_asewin32aloem（注：一般只是盘符不一样，我装在D盘，如果你装在C盘，那地址就是C:altera13.1modelsim_asewin32aloem）2.接下来，就是正确载入测试文件了，载入前，先要修改testbench：（测试文件只是模板，要自己加入时钟信号，输入信号，即

3、添加激励，否则无法出现仿真波形）Assignments￫Settings出现如下界面：i.勾选下图的小方格，当在Quartus中编译快完成时，自带调出Modelsim_Altera；ii.如果你的代码是用Verilog写的，则此处要选VerilogHDL；i.下面这个选项是仿真时间单位：`timescale  仿真时间单位/时间精度（eg:`timescale  100ns/10ns）仿真时间单位和时间精度，就比如常见的刻度尺，仿真时间单位以cm为单位，时间精度以mm为单位，所以仿真时间单位是大于或等于时间精度的。i

4、i.选择Compiletestbench，点TestBenches…iii.出现下图，点New…i.出现下图：ii.先填写下图，点Filename空格旁的，添加生成的Testbench文件，格式是.vt,点Add完成添加。此文件在你所建工程的simulation/modelsim/目录下，可在下图的Outputdirectory下修改：i.接下来填下面两个空白栏：Testbenchname处填入你的测试文件名：XXXXXXXXX.vtToplevelmoduleintestbench处填入测试文件的顶层模块名，即下图

5、的bitwise_xor_vlg_tst（这是我的顶层名，当然你的也可以是别的名字）（用quartus打开该格式为.vt的测试文件，即可看到）。ii.设置完后，点OK（有3个）即可进行仿真了。Step3进入到quartus界面，点编译即可，得到下图：注意左下方图，在编译到99%时，调用Modelsim_Altera,出现仿真图，如下：注意：此时程序进入modelsim中运行，当你截下你所需要的波形后，关闭modelsim窗口，程序跳回quartus中继续执行，若不关闭modelsim窗口，quartus中的编译暂停。