Quartus-II-13.1-仿真规划案例.pptx

《Quartus-II-13.1-仿真规划案例.pptx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、EDA技术与VHDL（第5版）任何一项设计都是一项工程，必须首先为此工程建立一个文件夹用来放置与此工程相关的所有设计文件，此文件夹被EDA软件称为工作库。一般地，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都放在同一文件夹中。注意不要将工程文件夹设在已有的安装目录中，也不要建立在桌面上。1.11QuartusII设计案例1.11QuartusII设计案例本项设计对2选1多路选择器进行设计，设本项设计的存储路径为D:mux21a.1、打开Quartus II ，在菜单中选择File—〉New Proje

2、ct Wizard 将会出现一个信息框，这个对话框介绍创建工程步骤，可以直接选Next，这时会出现如图所示的对话框。这里需输入的是欲创建工程的基本信息，三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。建议工程名与顶层实体名称保持一致。输入完毕我们就可以点击Next。1.11QuartusII设计案例2、出现图2所示的添加工程文件对话框。在这里需要做的是将已经写好的VHDL文件加入到工程中。本次设计，可以直接点击Next，以后再添加VHDL文件的工作。1.11QuartusII设计案

3、例3、然后出现图3所示对话框，这里需要完成的是选择器件的工作。本设计默认即可。1.11QuartusII设计案例4、工具设置。单击Next后，弹出的窗口是EDA工具设置窗口。此窗口有3项选择，其他选择默认，即选择自带的工具，而Simulation栏，选择仿真工具：Modelsim-altera,Format(格式)栏选择VHDL。1.11QuartusII设计案例5、结束设置。单击Next后弹出的窗口是工程设置统计窗口。1.11QuartusII设计案例6、工程新建完成，接下来给工程添加VHDL文件。File---N

4、ew，选择VHDLFile。1.11QuartusII设计案例7、在文本编辑窗口输入VHDL程序，编辑完毕后保存。1.11QuartusII设计案例8、完成对VHDL文件的编辑后，进行编译。选择菜单中的进行编译，编译成功后，会出现图的提示信息。1.11QuartusII设计案例9、通过波形图来验证以上设计。首先确认QuartusII中的仿真工具是否指向Modelsim所在路径，选择Tools---Options,在General栏下选择EDAToolOptions，即出现如下窗口。在窗口最下的Modelsim-Alt

5、era栏，可以看到指向了安装软件的Modelsim-ase的路径，此路径是安装QuartusII13,1时自动加上去的。1.11QuartusII设计案例10、打开波形编辑器。选择File-New命令，在New窗口中选择UniversityProgramVWF选项,单击OK按钮，即出现空白的VWF波形编辑器。1.11QuartusII设计案例11、将工程的端口信号节点选入波形编辑器中。方法是首先选择Edit--Insert，将弹出InsertNodeorBus窗口，在此窗口单击NodeFinder按钮，在Filter

6、下拉列表框中选择“Pins：all”，然后单击List按钮，于是在左侧的NodeFound窗口中出现设计中所有端口引脚。最后选中仿真所需的重要端口节点于右侧，单击OK按钮，所有选中的信号被送到波形编辑器中。1.11QuartusII设计案例12、设置仿真时间区域。对于时序仿真来说，将仿真时间轴设置在一个合理的时间区域上十分重要。通常设置的时间范围可在数十微秒间。选择Edit--SetEndTime，在弹出的窗口中的EndTime栏可输入仿真时间。波形文件存盘。选择File--SaveAs，将波形文件存盘。1.11Qu

7、artusII设计案例13、设置激励信号波形。双击Name栏中各端口名称，可对每个端口进行设置。设置时钟参数。在Name栏中选输入端口的名称，此端口所在行被高亮。选中按钮。在Clock对话框设置CLK的时钟周期。clock中的Dutycycle为占空比，默认为50，即50%占空比。1.11QuartusII设计案例14、对波形文件再次存盘。15、启动仿真器。现在所有设置进行完毕，在菜单栏选Simulation--RunTimingSimulation命令，即启动仿真运算。观察仿真结果。仿真波形文件Simulation

8、Report通常会自动弹出。可通过波形文件分析设计是否符合要求。16、查看RTL电路图。点击Tools —〉Netlist Viewers —〉RTL Viewer后，生成如下的RTL电路