二输入与门的设计

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1、QuartusII实例演示(二输入与门的设计)一、实验目的1.初步掌握QuartusII软件；2.熟悉掌握FPGA的开发流程；3.初步掌握数字实验系统；二、QuartusII软件的具体设计步骤1.建立文件夹在实验室上机时，要求在D盘建立一个自己姓名拼音的文件夹，每次实验内容都在此文件夹下再建立一个文件夹，在这个二级文件夹里存放相应项目、程序文件、仿真波形文件等。2.建立新工程（1）双击桌面上QuartusII6.0的图标，启动QuartusII6.0软件。(2)通过File=>NewProjectWizard…菜单命令启动新项目向导。（3）在随后弹出的对话框上点击Next按钮，继续。（4）在W

2、hatistheworkingdirectoryforthisproject栏目中设定新项目所使用的路径；在Whatisthenameofthisproject栏目中输入新项目的名字:vote，点击Next按钮。（5）在这一步，向导要求向新项目中加入已存在的设计文件。因为我们的设计文件还没有建立，所以点击Next按钮，跳过这一步。（6）为本项目指定目标器件。（7）在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。在这个实验中，我使用QuartusII6.0的默认设置，直接点击Next按钮，继续。（8）确认相关设置，点击Finish按钮，完成新项目创建。3.设计输入（1）我们建立一个V

3、HDL文件。通过File=>New菜单命令，在随后弹出的对话框中选择VHDLFile选项，点击OK按钮。通过File=>SaveAs命令，将其保存，并加入到项目中。（2）在VHDL界面输入两输入与门程序，然后通过File=>SaveAs命令保存。4.综合和编译（1）选择Processing=>StartCompilation,检查程序语法错误，并生成RTL图。（2）执行Tools=>NetlistViewer=>RTLViewe,生成RTL图。5.模拟仿真（1）在File菜单下，点击New命令。在随后弹出的对话框中，切换到OtherFiles页。选中VectorWaveformFile选项，点

4、击OK按钮。(2)进入波形编辑器窗口工具条.（3）指定模拟终止时间。（4）现在，我们已经进入到波形编辑界面。在Edit菜单下，点击InsertNodeorBus…命令,或在结点名字区连续双击鼠标左键两次，出现如下框图，点击框图中的NodeFinder出现结点查找器窗口搜索结点名。（5）在上面一个框图中点击NodeFinder…按钮后，打开NodeFinder对话框。点击List按钮，列出电路所有的端子。点击>>按钮，全部加入。点击OK按钮，确认。(6)回到InsertNodeorBus对话框，点击OK按钮，确认。(7)编辑输入激励信号波形.选中a信号，在Edit菜单下，选择Value=>Clo

5、ck…命令。在随后弹出的对话框的Period栏目中设定参数为50ns，点击OK按钮，b信号同理。（8）功能仿真A.Processing=>GenerateFunctionalSimulationNetlist。B.使用命令Processing=>SimulatorTool，出现模拟器窗口。C.功能仿真波形如下：（9）时序仿真A.Processing=>GenerateFunctionalSimulationNetlis。B.使用命令Processing=>SimulatorTool，出现模拟器窗口C.时序仿真波形如下：三、注意事项1、不能将设计文件存入了根目录，并将其设定成工程，找不到工作库时

6、，报错为：Error：Can’topenVHDL“WORK”。2、文件后缀名不是.vhd，在设定工程后编译时，报错为Error：Linel,Filee:half_adderhalf_adder.tdf:TDFsyntaxerror…。3、设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为：Error:Line1,…VHDLDesignFile“adder.vhd“mustcontain…。4、设计文件描述的语法错误，如每一个句子后没加分号ErrorVHDLsyntaxerroratand_2.vhd(5)neartext":";expecting";",or")。5、编译的

7、成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。1、功能仿真没有时间延迟，时序仿真会产生时间延迟及毛刺VHDL语言正确，时序仿真不一定正确。2、时序仿真和器件的真实特性相接近，必须在全程编译后才能进行时序仿真。3、一般情况，我们只进行时序仿真，而不进行功能仿真。因此在波形文件的输入设定好后，直接点击工具按钮或使用Processi