数字后端版图设计

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1、数字后端版图设计基于standcell的ASIC设计流程数字前端设计。以生成可以布局布线的网表为终点。数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。术语：tape-out—提交最终GDS2文件做加工；Foundry—芯片代工厂，如中芯国际。。。算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibrary综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构LAYOUTgds2基

2、于standcell的ASIC设计流程布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图对功能，时序，制造参数进行检查TAPE-OUT数字前端设计流程综合RTLfile布局布线前静态时序分析形式验证NETLISTMeetrequirements？YESNO整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。。。数字后端设计流程-1目前业界广泛使用的APR(AutoPlaceAndR

3、oute)工具有：Synopsys公司的ASTROCadence公司的Encounter可以参考QUARTUSII的FITTER学习。数字后端设计流程-2哪些工作要APR工具完成？！芯片布图（RAM,ROM等的摆放、芯片供电网络配置、I/OPAD摆放）标准单元的布局时钟树和复位树综合布线DRCLVSDFM（DesignForManufacturing)数字后端设计流程-3ASTRO布局布线流程数字后端设计流程-3ASTRO布局布线流程数字后端设计流程-4布图布图步骤主要完成宏单元的放置，电源规划

4、以及PAD的摆放，布图影响到整个设计的绕线难易以及时序收敛。这是一个小电路，电源规划比较简单，对于一个复杂的电路，还需要横竖添加stripes，降低IRdrop。数字后端设计流程-4布图数字后端设计流程-5布局Astro是一个gridbased软件，grid分为placementgrid和routinggrid.Placementgrid就是所谓的unitTile,unitTile为一个row的最小单位，standardcell就是摆放在row上面，起摆放位置须对齐每个unitTile的边缘，因

5、此每个standardcell都必须是同一高度。数字后端设计流程-5布局一般来说cell面积的占有率控制在70%左右，布线的时候不会引起拥塞。数字后端设计流程-5时钟树和复位树综合时钟树综合的目的：低skew低clocklatency数字后端设计流程-5时钟树和复位树综合芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。在DC综合时并

6、不知道各个时序元件的布局信息，时钟线长度不确定。DC综合时用到的线载模型并不准确。时钟树和复位树综合为什么要放在APR时再做呢？！数字后端设计流程-6时钟树和复位树综合数字后端设计流程-7布线布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timingdriven)的条件下进行的，保证关键时序路径上的连线长度能够最小。布线工具会自动进行布线拥塞消除、优化时序、减小耦合效应、消除

7、串扰、降低功耗、保证信号完整性等问题。数字后端设计流程-8布线Layer"METAL1"pitch=0.41Layer"METAL2"pitch=0.46Layer"METAL3"pitch=0.41Layer"METAL4"pitch=0.46Layer"METAL5"pitch=0.41Layer"METAL5"pitch=0.46Layer"METAL7"pitch=0.41Layer"METAL8"pitch=0.96数字后端设计流程-8布线数字后端设计流程-8布线数字后端设计流程-8布

8、线第一步全局布线Globalroute进行时，整个芯片会被切割成一块块的globalroutingcell(GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计算包含其中且可以使用的wiretrack，根据这些信息选择绕线要经过的GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到blockage和congestion的状况后，选择了变化4、9、14、19、24、23、22、21、16的GRC来绕线。数字后端设计流程-9布线第二步布线通道分配在globalrout