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时间:2019-06-19
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1、深亚微米SoC晶体管级静态时序分析与建模唐培松叶晨pstang@icdc.org.cn国家高性能集成电路(上海)设计中心NationalHighPerformanceIC(Shanghai)DesignCenterABSTRACTWiththesteadyadvanceofintegratedcircuitchiptechnologytoever-smallerfeatures,ever-morecomplexdesign,ever-largerchiparea,andever-higheroperatingfrequencie
2、s,StatictiminganalysisofSoCfacesmanynewchallenges.Inthispaper,thecharacteristicofNanoTimewasintroducedinbrief,andtheanalysisprecisionofseveralstatictiminganalysistoolswascomparedwithHSPICEindetail.TheadvantageofNanoTimewasprovidedaccordingtotheapplicationofNanoTimein
3、aprojectofSoC.Finally,thispapergaveabriefintroductiononthequestionsandcorrespondingsolutionsintheprocessoftiminganalysisofSoC.KeywordsPathMill,NanoTime,PrimeTime,HSPICE,SoC,STA,P&R,hierarchy摘要摘要:随着芯片的制造工艺进入到深亚微米,SoC的设计日趋复杂、规模急剧膨胀、频率快速提升,这些因素都给芯片的静态时序分析带来前所未有的压力和挑战。本文
4、简要介绍了NanoTime的特点并对当前主流静态时序分析工具与HSPICE的仿真精度作了对比,结合目前设计的SoC芯片全面介绍了NanoTime的应用流程及其优势,同时对遇到的问题及其解决方案做了说明。1.0概述随着集成电路的制造工艺发展到90nm以及65nm,纳米级效应对时序的影响越来越显著。特别是对于定制数字逻辑,精确评估这些效应并分析出准确的时序信息显得尤为重要。对定制数字逻辑的传统分析方式是SPICE/FastSPICE仿真分析,但SPICE/FastSPICE需要大量的仿真激励以及长时间的仿真运行。而随着现在逻辑规模和
5、设计复杂性的急剧增长,加上SPICE/FastSPICE动态仿真分析覆盖率较低的弱点,都会导致芯片良率的降低和开发周期的延长,寻求并推出新的分析方法显得尤为必要。现代集成电路设计中,对某些特殊逻辑来说,完全定制流程会比通常的P&R流程可以获得更优时序和更小面积的回报。这对于我们目前设计的对性能、功耗、面积要求都比较高的SoC芯片来说尤其如此。另一方面,由于芯片的规模非常大,在选择设计流程的sign-off标准时都必须考虑服务器的运行时间和耦合噪声可能带来的影响。在之前的开发流程中,我们选择了PathMill作为时序分析工具。Pa
6、thMill作为上一代标准的晶体管级的静态时序分析工具,很好满足了我们90nm工艺之前的芯片设计静态时序分析的需求。但是对于目前我们采用的65nm工艺的芯片来说,PathMill已经不能适应新工艺的要求,并且缺乏我们目前需要的分析噪声可能带来的潜在影响的能力,NanoTime的推出很好地弥补了这个需求。1.1NanoTime简介NanoTime是PathMill面向90nm以及更高工艺水平的新一代替代工具。作为针对晶体管级电路的业内标准的静态时序分析工具,相比PathMill,NanoTime可以提供更高的精度、性能以及易用性,
7、可以应对日益增长的设计复杂性、RC互连影响、低电压和低功耗设计的需求,并致力于解决90nm及更高工艺带来的挑战。作为PathMill的替代工具,NanoTime继承了PathMill的优点,但是在工具的使用方式上更类似于PrimeTime。NanoTime使用完全交互的shell环境,并且可以和PrimeTime进行SDC(SynopsysDesignConstraints)命令共享。这使得有过PathMill和PrimeTime使用经验的工程师能快速地掌握NanoTime的使用方式。尽管NanoTime和PathMill有着相
8、似的功能,但是它们之间也有着显著的区别,主要体现在以下几个方面:l能自动识别出更多更新的电路拓扑结构。l时钟的定义更加灵活,同时支持多种时钟定义。l对于未能正确识别的拓扑结构,提供更丰富的配置命令。l配置命令更加灵活,特别适合一些独特的电路结构。l可以识别更多类
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