深亚微米下低功耗设计方法

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1、深亚微米下低功耗设计方法1.低功耗设计研究的背景和意义自从晶体管的发明以来，集成电路的发展经历了从手工设计阶段、小规模集成电路设计阶段、大规模集成电路设计阶段以及现在的超大规模集成电路的设计阶段。特征尺寸的不断缩小可以使得单个片上系统可以集成更多的晶体管.特征尺寸的发展经历了0.35um到0.18um的深亚微米阶段以及90nm、65nm、40nm、28nm、的超深亚微米阶段。如今设计的芯片需要处理的数据量是巨大的，处理速度己达到的GHz水平,处理器的处理速度和处理数据的能力都得到了很大的提高,单个芯片上集成的晶体管数目已经达到上亿级

2、别。这些晶体管在单个芯片上按照GHz的频率运行时会产生大量功耗，以前设计的芯片只考虑芯片的时序和面积方面，而很少考虑功耗的因素，超深亚微米下，阈值电压也随之降低，导致亚阈值电流也随之增大，如下静态泄漏功耗可以达到动态功耗的水平。因而，功耗已经成为制约芯片朝着高速、高集成度方向发展的重要因素，功耗的大量增加会导致芯片工作状况的下降，影响芯片的质量，低功耗设计技术应运而生，成为集成电路设计工程师所必须掌握的设计技术。2.低功耗技术的研究情况低功耗设计技术要求在设计的初期就要将功耗考虑为设计的约束之一。常用的低功耗技术包括：门控时钟降低动

3、态功耗的技术、多阈值电压优化降低静态功耗的技术、多电压设计降低动态功耗的技术、变阈值电压降低静态功耗的技术以及门控电源降低静态功耗的技术。下表1列出了低功耗几种方法的比较，以下所示的低功耗设计技术分别应用于设计的不同阶段进行，这些低功耗技术主要围绕电源电压、阈值电压以及频率等方面来降低功耗，反映了不同低功耗方法的动态静态功耗优化和面积、实现等参数的对比。设计的不同阶段按照不同的抽象层次，可以分为工艺级、电路级、门级、寄存器传输级、体系结构级以及系统级等设计层次上进行功耗的降低。一般抽象的层次越高所能降低的功耗越多，系统级所能降低的功

4、耗是最多的，但同时实现的难度也是比较大的。表格1几种低功耗方法比较影响低功耗设计方法静态功耗动态功耗时序牺牲面积牺牲对实现方法的影响架构设计验证实现多阈值优化6倍0少少无低无低门控时钟020%一些少无低低中等多电源电压设计2倍40%-50%一些少高中等中等高电源门控10-50倍0一些一些高高高高动态电压频率调节技术2-3倍40%-70%一些一些高高高高1.深亚微米下电路功耗的来源1.1.动态功耗动态功耗主要包括开关功耗和内部功耗。开关功耗为电路结点翻转的时候向各个电路结点电容充电或者放电时所产生的功耗，其为动态功耗的主要來源。对于较

5、大尺寸工艺下，开关功耗被认为是主要功耗来源。内部功耗是指在器件内部消耗的功耗，包括内部短路功耗和内部开关功耗。内部短路功耗为内部功耗的主要部分。内部短路功耗是指管和管由于同时导通而消耗的功耗。1.2.静态功耗图1静态功耗来源静态功耗是指电路处于等待或不工作状态时泄露电流所产生的功耗。主要包括亚阈值漏电流功耗、反向偏置的二极管泄漏电流、CMOS门栅感应漏极泄漏电流和CMOS管栅极泄漏电流，具体如图1所示。1.低功耗设计方法分析1.1.制造工艺级低功耗方法晶体管尺寸的减少提高了系统的集成度，降低了供电电压，减小了芯片内部的寄生电容，从而

6、有效的减少了芯片的动态功耗。但是为了满足电路的性能，阈值电压随着供电电压的下降而下降，静态功耗反而增加，为了降低静态功耗，开发出了多阈值电压的库，在不影响芯片性能的前提下尽量降低静态功耗。还有采用变阈值电压工艺，利用CMOS电路的衬底偏置效应动态的改变器件的阈值电压，从而可以节省芯片的静态功耗。近年来，采用铜互连技术和低介质常数减少了互连线的电阻和寄生电容，在栅极方面，采用高介电常数取代二氧化硅和采用金属栅极取代多晶硅栅极，降低了栅极的电阻和寄生电容，降低了栅极的漏电流。另外利用倒装芯片技术等封装连接技术可以大大减小I/O口的静态功

7、耗。1.2.电路级的低功耗方法1.2.1.多电源电压技术对于一个设计可以分为不同的区域，不同的区域提供不同的供电电压，如可以将一个设计划分为存储器模块、嵌入式处理器模块以及其它的逻辑模块。这样不同的模块根据性能的要求不同可以使用不同的供电电压，从而可以有效的降低芯片的动态功耗。需要提供电平转换单元（LevelShifted）用于不同的电压域（PowerDomin）之间进行信号的传递，包括从低电压域的信号传递到高电压域的电平转化单元和从高电压域的信号传递到低电压域的电平转化单元。1.2.2.路径平衡技术在组合逻辑电路中，对于一个逻辑门

8、来说其多个输入端的信号到达时间由于路径延时的不同而不同，这样会产生所谓的竞争冒险现象，即在逻辑门的输出为稳定的逻辑值之前会有毛刺产生。毛剌为短暂的跳变信号，对于同歩电路来说只要毛刺不出现在时钟电路上并且满足建立和保持时间就不会对同歩电