组合逻辑电路中的竞争冒险

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1、组合逻辑电路中的竞争冒险4.3组合逻辑电路中的竞争与险象竞争冒险的概念及其原因竞争：输入信号经过不同的路径到达输出端的时间有先有后，这种现象称为竞争。产生的原因：信号经过门的级数、具体逻辑门的时延大小、导线的长短。竞争会给电路带来什么样的影响？1.理想情况输入与输出为稳定状态。（没有考虑信号通过导线和逻辑门的传输延迟时间）。2.实际情况信号通过导线和门电路时，都存在时间延迟；信号发生变化时也有一定的上升时间或下降时间。3.电路设计中要考虑的因素尽量采用最简电路；尽量采用相同规格的元器件，以免由于元器件性能差异产生错误；电路设计应考虑导线延时、元器件处理延时和元器件级数等竞争冒险的

2、概念及其原因如果电路中存在竞争现象，则当输入信号变化时就有可能引起输出信号出现非预期的错误输出，这种现象称为险象或冒险。险象会使电路输出端产生短暂的不稳定，应当避免竞争：输入信号经不同路径到达输出的时间有先有后的现象称为竞争。竞争是普遍存在的，不可避免的，有竞争不一定产生错误。竞争分为：临界竞争：导致错误输出的竞争。非临界竞争：不产生错误输出的竞争。在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号正尖峰冒险负尖峰冒险分析下图电路的输出波形AF1≥1结论：1

3、、变量的变化会产生竞争；2、当元器件有延时时，输出可能会产生险象。分析下图电路的输出波形（B=C=1，每个元器件处理延时为td）AF1&BC&&结果分析：本题实际分析产生输出F不是恒1（理论值应为恒1），可知，在A变化过程中（1→0），F产生了一个负尖峰脉冲，这就是险象，产生的根本原因是元器件处理延时以及输入变量的变化。1、当输入变量A出现跳变时，输入信号A经过多条通路到达输出F，其元器件级数不一样，从而产生竞争和冒险。2、从波形图中可以看出，输入A变化了两次，即0→1→0，当A由0→1时，经过分析，电路也存在竞争，但是没有险象，是一次非临界竞争；而A由1→0时，产生负尖峰脉冲，

4、是一次临界竞争，产生险象。3、并不是有了竞争就有险象，在本例中，A变化了两次的过程中，只有一次有险象，而另一次没有险象。4、利用波形来分析和判断有无险象，比较麻烦，有无好的简单方法来判断电路有无险象呢？5、竞争和险象是针对具体电路的，虽然逻辑函数功能一样，不同电路会有不同的险象结果。6、险象对于电路产生结果是在输出端产生不应该有的短暂的尖峰脉冲，一旦延时时间经过，而恢复到正常状态。冒险及分类逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称为过渡干扰脉冲）的现象。静态险象：输入变化输出不应变化的情况下，产生短暂错误输出的险象。动态险象：输入变化输出应变化的情况下，输出在

5、变化过程中产生了短暂的错误输出的现象。动态险象一般是由静态险象引起的，消除了静态险象也就消除了动态险象。0型险象：错误输出信号为负脉冲的险象。1型险象：错误输出信号为正脉冲的险象。静态险象和动态险象均可分为0型险象和1型险象。险象的判断判断组合逻辑电路中是否有可能产生险象的方法有两种，即代数法和卡诺图法。代数法判断险象首先检查函数表达式中是否存在具备竞争条件的变量，即是否有某个变量同时以原变量和反变量的形式在函数表达式中出现。若有，则消去函数表达式的其他变量，再看函数表达式是否能化成或的形式，若能，则对应的逻辑电路存在产生险象的可能性。例1判断函数表达式对应的逻辑电路是否可能产生

6、险象。解：由函数表达式可知，变量A和C具备竞争的条件，所以应对这两个变量进行分析。先考察变量A，将B和C的各个取值组合分别代入函数表达式，可得可见BC＝11时，变量A的变化可能使电路产生险象。Eg：判断是否可能出现冒险现象。解：当A=1、C=0时，，出现冒险现象。当B=0、C=1时，，出现冒险现象。当A=0、B=1时，，出现冒险现象。可见，函数Y存在冒险现象。Eg：试判别是否存在冒险现象。说明：由于冒险出现的可能性很多，而且组合电路的冒险现象只是可能产生，而不是一定产生，更何况非临界冒险是允许的。因此，实用的判别冒险的方法是测试。可以认为只有实验的结果才是最终的结论。解：当A=0

7、、C=0时，，因此存在冒险现象。卡诺图法判断险象首先画出函数的卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈。然后观察卡诺图，若发现某两个卡诺圈存在“相切”关系，即两个卡诺圈之间存在不被同一个卡诺圈包含的相邻最小项，则该电路可能产生险象。例2判断函数对应的逻辑电路是否可能产生险象。三、冒险现象的消除1.利用冗余项如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为有圈相切，则有竞争冒险增加冗余项，消除竞争冒险三、冒险现象的消除２.增加惯性延时环