6、合逻辑电路的VHDL描述、竞争与冒险VHDL介绍9例:用VHDL语言编写的实体声明:libraryieee;useieee.std_logic_1164.all;entity or_gate isport(a:in bit;b: in bit;c: out bit);endor_gate;上面的实体声明描述了一个或门单元,它有三个引脚a、b、c。给出了三个引脚a、b、c的参数;in和out数据类型是bit。基本设计单元的实体,用于指明设计基本单元的行为、元件及内部连接关系,即定义设计单元的功能。结构体的结构:ARCHITECT