RK2918 DDR3 LAYOUT重点事项

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1、RK2918DDR3LAYOUT重点事项注：如果参考我司发布的核心板LAYOUT，请严格按核心板的做法进行LAYOUT！！版本：V1.0作者：福州硬件组完成日期：2011-11-14福州瑞芯微电子有限公司FuzhouRockchipsSemiconductorCo.,Ltd(版本所有,翻版必究)1．走线宽度和间距1)走线宽度：所有的走线线宽为4mils，除了RK29XX第三第四排的球位走一小段3.5mils的线宽外。2)同一信号组内两相邻导线之间的间距为12.8mils，即焊盘中心距离的一半，导线走线从IC出来之后有条件情况下可适当展

2、开，尽量遵守3W(两线中间距是线宽的3倍)原则。3)不同信号组之间两相邻导线之间的间距至少3倍线宽，原则上要求4倍线宽,越大越好。4)差分线走线4mils，线间距4mils。2．信号分组以及走线线长要求1）32条数据线（DATA0--DATA31）、4条DATAMASKS（DQM0--DQM3），4对DATASTROBES差分线（DQS0P/DQS0M—DQS3P/DQS3M），这36条线和4对差分线分为四组：GROUPA：（DATA0—DATA7，DQM0，DQS0P/DQS0M）GROUPB：（DATA8—DATA15，DQM1，

3、DQS1P/DQS1M）GROUPC：（DATA16—DATA23，DQM2，DQS2P/DQS2M）GROUPD：（DATA24—DATA31，DQM3，DQS3P/DQS3M）DQSnP/DQSnM都可以启用ODT，而且都是点对点连接，其信号完整性比较有保障，可以稍微放宽布线要求，DQSnP/DQSnM之间的线长误差控制在50mils以内；每个GROUP内的数据线和DQMn组内线长误差控制在50mils以内。2）再将剩下的信号线分为三类：GROUPE：AddressADDR0—ADDR15这16条地址线。GROUPF：ClockC

4、LK-,CLK+这两条差分的CLK线。GROUPG：Controls包括WE、CAS、RAS、CS0、CS1、CKE0、CKE1、ODT0、ODT1、BA0、BA1、BA2等控制信号。Address/Command、Control与CLK归为一组，因为Address/Command、Control是以CLK的下降沿由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address/Command、Control总线上的状态，所以需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的

5、、最佳的建立/保持时间。如果使用2片16bits的DDR2/32片16Bits的DDR2/3的Address/Command、Control、CLK采用单纯的“T”型拓扑结构，其目的是为了省去VTT而兼顾信号完整性，PCB布线时应注意以下几点：A）Address/Command、Control、CLK做“T”型拓扑应注意，保证主控芯片至各个DDR颗粒的点对点长度误差小于100mils；分支节点至各个DDR颗粒的布线长度应尽可能短，同时应最大限度保证分支节点到两个DDR颗粒的布线长度相等，必要时可采用蛇形线。对称的“T”型拓扑可以最大限

6、度改善信号质量。为满足主控芯片至各个DDR颗粒等长要求做的蛇形线应优先考虑在主控至分支节点之间做补偿处理。如下图。B）据实测分析，CLK需要做200ps左右的附加延时才能与Address/Command、Control时序对齐。所以，要求PCBLayout时CLK差分对应比Address/Command、Control长1000mils~1200mils。C）在CLK与CLKN差分线分支点处必需预留端接电阻位，为可能出现的兼容性问题提供调试空间。如果使用4片8bits（单面贴片）的DDR2/3要求如下：A）若PCB布线空间允许，Add

7、ress/Command、Control、CLK应优先采用单纯的“T”型拓扑结构，并尽可能缩短分支线长度；PCB布线空间有限的，可以采用“T”型拓扑和菊莲拓扑混合的结构：主控

8、DDR2/3(1)------DDR2/3(2)------(A)------DDR2/3(3)------DDR2/3(4)菊莲拓扑部分的Layout尽可能满足DDR2/3(1)至DDR2/3（2）之间的长度和DDR2/3(2)至分支节点A之间的长度相等，DDR2/3(3)、DDR2/3(4)的要求与此相同，这可以改善DDR2/3(2)、DDR2/3(3)的信

9、号质量。菊莲分支尽可能的短，这可以最大限度改善DDR2/3(2)、DDR2/3(3)的信号质量。见下图。B）混合拓扑结构中“T”型拓扑的要求与两片DDR2/3相同。3．其它走线注意点1)DQS走线位置应在组内的DQ中间。