异步FIFO存储器的设计

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1、河北工业大学硕士学位论文异步FIFO存储器的设计摘要FIFO(First-InFirst-Out)指的是先进先出的数据传输方式，异步FIFO是不同时钟域之间先进先出的数据传递方式。论文对FIFO存储器进行了认真细致的分析和研究，并提出了解决方案。本论文采用格雷码指针代替二进制指针，使读写指针在每次跳变时只有一位数据发生变化，从而降低了跨读写时钟域时亚稳态出现的概率。采用在读写指针地址前加上一位附加位的方法来用于区分空满态。本文采用ASIC（专用集成电路）方式作为异步FIFO存储器的实现手段。使用VerilogHDL对异步FIFO存储器RTL（寄存器晶体管逻辑）级进行描

2、述并搭建测试平台和编写仿真激励。使用Cadence公司的NC-Verilog和Novas公司的Verdi进行仿真和调试，经过多次调试后通过功能仿真。使用Synopsys公司的DesignCopiler以读时钟频率83MHz写时钟125MHz为目标进行综合。综合后使用Synopsys公司的DFTCompier进行扫描链的综合并重新配置测试协议。使用Synopsys公司的TetraMax生成测试矢量。最后使用Synopsys公司的Formality和PrimeTime进行形式验证和进行静态时序分析。本文的FIFO存储器可作为IP(IntellectualProperty)

3、应用在SoC(SystemonChip)中。关键词：异步FIFO，多时钟域，格雷码，亚稳态，逻辑综合I异步FIFO存储器的设计TheDesignofAsynchronousFIFOMemoryAbstractFIFOisamethodoffirstinandfirstout.AsynchronousFIFOisageneralwaytocommunicatebetweendifferentclockdomains.ThisthesismakesananalysisandresearchforasynchronousFIFOmemoryandproposedsoluti

4、ons.Inthisthesis,graycodeisusedtoinsteadofbinarycode,onlyonebitmaybegometastable,Thusreducingtheprobabilityofemergenceofmetastable.Addinganextrabittoeachpointerisproposedtodistinguishbetweenfullandempty.InthisthesisASICflowisappliedtothedesignofasynchronousFIFOmemory.VerilogHDLisusedtoc

5、odeRTLlevelcode,buildtestbenchandsimulationvector.UsingCadence'sNC-verilogandNovas’Verdisimulateanddebugthedesign,afterseveralroundsofdebuggingallfeaturesmeetthedesignrequirement.Synopsys’DesignCompilerisusedforlogicsynthesiswhosegoalsareread-clock83MHzandwrite-clock125MHz.Afterlogicsyn

6、thesis,scanchainsynthesisandtestpatternsarecompletedbyDFTCompilerandTetraMax.Lastly,formalverificationandstatictiminganalysisareverifiedbyrelatedtoolsofSynopsys.Inthisthesis,theasynchronousFIFOmemorycanbeusedinSoC(SystemonChip)asIP(IntellectualProperty).KEYWORDS:asynchronousFIFO,multi-c

7、lock,domain,gray-code,metastability,logicsynthesisII河北工业大学硕士学位论文第一章绪论§1-1国内集成电路设计和制造的发展现状以集成电路设计和集成电路制造为核心的微电子技术是当今世界高科技的重要领域。一个国家的集成电路产业发展水平，特别是集成电路设计水平，标志着综合国力的强弱。因此，发展集成电路产业对于推动我国的经济发展和社会进步是至关重要的。集成电路产业由集成电路设计、芯片加工、封装与测试和EDA（电子设计自动化）工具开发四大部分组成。所涉及到的技术领域主要包括：半导体基础材料的提纯和加工技术、集