基于veriloghdl的异步fifo设计设计

《基于veriloghdl的异步fifo设计设计》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、陕西理工学院毕业设计题目基于veriloghdl的异步FIFO设计学生姓名薛博阳学号1113014175所在学院物理与电信工程学院专业班级电子1105指导教师吴燕________完成地点博远楼实验室年月日第4页共35页陕西理工学院毕业设计基于VerilogHDL的异步FIFO设计与实现摘要在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重

2、复地进入亚稳定状态，造成系统时钟时序上的紊乱。为了有效的解决这个问题，我们采用一种异步FIFO（先进先出）存储器来实现。本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再把异步的空/满标志同步到相应的时钟域。通过仿真验证，该方法是稳定有效的。关键词：异步；FIFO；亚稳态；格雷码；结绳法第4页共35页陕西理工学院毕业设计DesignandaccomplishasynchronousFIFObasedonVerilogHDLAbstractInmo

3、dernICdesign,particularlyinthecommunicationsmoduleandperipheralchipdesign,multipleclockdomainsoftheinevitable.Whendatapassesfromoneclockdomaintoanotherdomain,andthetargetclockdomainsarenotassociatedwiththesourceclockdomain,thesedomainsarenotrelatedmo

4、vements,thuseliminatingthepossibilityofsimultaneousoperationandallowsthesystemtoenterthesub-repeatsteady-state,causingdisorderonthesystemclocktiming.Inordertoeffectivelysolvethisproblem,weuseaasynchronousFIFO(FIFO)memorytoachieve.Thispaperproposesano

5、velasynchronousFIFOdesign,whichcomparedreadingandwritingthroughthefirstaddressandgenerateanasynchronouscombinationofquadrantdetectionempty/fullflag,thenasynchronousempty/fullflagsynchronizedtothecorrespondingclockdomain.Thesimulationresultsthatthemet

6、hodisstableandeffective. KeyWords:asynchronous;FIFO;metastablestate;Graycode;tieknotsFrance第4页共35页陕西理工学院毕业设计目录1引言11.1FIFO研究意义11.2生产需求状况11.3存储器外发展状况21.4FIFO设计技术简介41.4.1基于信元的FIFO设计方法41.4.2基于SRAM/DRAM的大容量FIFO的设计与实现41.5异步FIFO设计中存在的问题及解决办法51.5.1亚稳态51.5.2空

7、/满指针的解决方法61.6论文主要内容62异步FIFO工作原理简介72.1关于异步信号72.2异步FIFO芯片简介82.3FIFO的一些重要参数92.4异步FIFO设计的难点102.4.1异步FIFO设计难点概述102.4.1.1解决FIFO的满/空技术方法概述和特点102.4.1.2亚稳态问题的产生及解决102.5FIFO的功能简介112.6Modelsim仿真工具简介112.6.1主要特点112.7VerilogHDL语言的简介122.8HDL语言122.8.1HDL与原理图输入法的关系13

8、2.8.2HDL开发流程133异步FIFO实现的技所涉及的技术及其解决方法143.1格雷码143.2结绳法144异步FIFO具体实现方法164.1亚稳态问题的解决方案164.1.1问题的产生164.1.2常见的解决方法164.1.2.1格雷码编码法164.1.2.2双触发器法174.1.2.3结绳法174.2基于异步比较FIFO逻辑标志的产生184.2.1设计思想184.2.2标志位的产生194.2.2.1异步比较FIFO逻辑标志与时钟的同步194.2.2.2保守的空/满标志214.2.2.3半