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时间:2019-03-21
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1、mmm:i〇2S51]0学号;20342460国系卡M#SOOCHOWUNIVERSITY^mIHsUi^^Hll^Mn';’蝴um^nmmi应用于Cache的65mn高速SRAM册I^^^^B^-Ii^HE-■1'.",""ilm…r:Desinofg65nmHighSpeedSRAMforCache■^研究生姓名胡玉青指导獅齢张直军专业名称測慨计;!技术及化器研究方向誠电路设计-邏所在院報城雑道交通学院论文提交日期2016年6
2、月""?'-‘^-------...]r-^pfi^iir韦^HHWP应用于Cache的65nm高速SRAM设计摘要SRAM是一种广泛应用于SoC上的重要存储器,现代高性能计算系统对SRAM性能提出了极大的要求。与此同时,随着工艺的进步,工艺偏差和高漏电流等因素也给SRAM设计带来了极大的挑战。本文以SRAM速度为重点,以功耗、稳定性等为前提,以八管架构存储单元为核心,基于SMIC65nm工艺设计了一块1024Words×32Bits的SRAM存储器。仿真显示在WorstCorner下存取时间为0.9003ns,TT下平均功耗为39.44uW/MHz,且电
3、2路的版图面积为.098um。与SMIC65nm高性能MemoryCompiler自动生成的六管SRAM相比,本文设计的SRAM速度提高了19.16%,漏电流降低了12.82%。本文电路建立在CadenceVirtuoso上,用Hspice进行了电路的功能模块仿真,而整体电路的仿真则使用Finesim,电路版图设计使用Laker软件。本文主要内容和研究对象是:第一,采用读写分离的八管架构存储单元,将读写电路分别优化。仿真表明它在速度、漏电流、静态噪声容限等方面均优于六管单元。在存储阵列上则研究了分块技术对速度、功耗等的影响,采用分八块作为设计方案。第二,重点研究了外围电路中重要的译码电路,以
4、逻辑功效为基础,按照分块方案采用分级译码,手动优化各级电路晶体管的尺寸,并以偏斜门作为字线驱动电路。第三,本文以多阈值晶体管的速度、漏电流等方面为基础,使用了低阈值晶体管(LVT)作为存储单元器件和外围电路中关键晶体管以提高速度。而在时序电路方面,则分别采用带有反馈电路的时钟输入电路、基于Detect电路的写时序电路和基于Replicacell的读时序电路,优化了时序且提高了读写效率。关键词:静态随机存储器;高速;八管存储单元;逻辑功效作者:胡玉青指导老师:张立军IDesignof65nmHighSpeedSRAMforCacheAbstractStaticrandomaccessmemor
5、y(SRAM)iswidelyusedinSoC.HighperformancecomputingsystemsneedhighSRAMperformance.Withdevelopmentofprocess,randomdisturbanceswithhighleakagemakeSRAMdesignbelttogreatchallenges.Inthispaper,SRAMspeediskey,powerandstabilityarepremise,with8TcellbasedonSMIC65nmprocess,a1024Words×32BitsSRAMisdesigned.Simul
6、ationresultsshowinworstcorner,averageaccesstimeis0.9003ns,averagepoweris39.44uW/MHzin2TTcorner,andlayoutareais.098um.ComparedwiththeSMIC65nmhighperformancememorycompilergenerated6TSRAM,thisdesignimprovesspeedof19.16%,theleakagereductionof12.82%.ThecircuitisbuiltonCadenceVirtuoso,Hspiceisusedtoperfo
7、rmmodulefunctionalsimulation,Finesimtodowholecircuitsimulation.LayoutisdrawnwithLaker.Themaincontentandresearchobjectofis:Firstly,readandwriteseparated8Tcellisbrought.Theyareoptimized.Simulationsshow8Tcellh
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