高速低功耗sram分析和设计

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1、现和广泛使用，半导体存储器不再仅仅是独立的存储芯片．而是越来越多的被嵌入到复杂VLSI系统当中。近年来存储器的面积已经占据整个SoC芯片面积的70％以上，并且还有不断增长的趋势【1Ⅲ。到2010年。约90％的硅片面积都被不同功能的存储器所占据。半导体存储器的种类很多，半导体存储器一般包括ROM、EPROM、EEPROM、SRAM、DRAM和Hash等。上述半导体存储器由于各自不同的特点而有不同的应用。嵌入式存储嚣技术有着非常广j乏的应用．从小规模ROM、几百K字节的高速缓存RAM．到高密度的DRAM，以及中低密度的不挥发存储器，如EEPRO

2、M和Flash等。对于嵌入逻辑电路工艺中的存储器来说，其最重要的质量指标在于它对逻辑工艺的兼容性。SRAM拥有低功耗．快速的数据存取，且与逻辑工艺兼容等优点．使其得到广泛的应用。如今，高速、高存储容量的SRAM主要用作为超级计算机中的主存、小型机和工作站中的缓存、超大规模集成电路(VLSI)测试设备中的测试码模式存储器．同时它还被广泛应用于远程通讯如人造卫星．和消费类电子产品如移动电话、存储卡、笔记本电脑、数码照相机和打印机中嘲。嵌入式SRAM作为存储器领域中极为重要的部分，对其进行深入的研究与设计具有深远的影响1．3论文的特点"FI'24

3、0是由美国SiliconStorage公司(SST)开发设计的一款高性能、高安全性的集成电路芯片，并应用在智能卡(SmartCard)的开发中。本课题中设计的嵌入式SRAM模块．为TT240芯片中提供了高速、低功耗、高安全性的Cache电路。在设计过程中主要有以下特点：1)在TSMC90nm工艺设计标准下完成电路和版图设计，采用新型SRAM存储单元版图，并通过优化结构和共享方式。减小了单元面积从而减小了存储辞列面积。2)将分割字线技术和分割位线技术相结合．将SRAM存储阵列分块设计，减少了字线上的负载：并减小位线长度，通过块操作减少达到位线

4、摆幅所需时间，改善了功耗和延迟特性。3)采用TrackingCell的机制，模拟位线和字线上的负载，通过采用位线反馈回路的方式．产生全局控制信号WLp，加快了存储器的存取速度。4)敏感放大器采用带预充电机制的锁存型放大器结构，根据控制信号时序的调节，增强了数据读操作的效率。5)设计了数据擦除功能，通过拉低所有存储单元电源电压的方法清除原有数据．保证了Cache中数据的安全性。本设计完成后在测试芯片中进行投片。测试芯片经过SST公司襟4试部门验证，此嵌入式SRAM读写工作正常，各项性能符合设计标准(Spec)，可以用于TT240芯片中。设计标

5、准将在第三章中列出。测试结果由于测试部门数据保密性，本论文中将不作表述。1．4论文的结构和布局本论文共分为五章。第一章为引言，介绍课题研究的背景蛆及综述论文的大致内容特点。第二章从理论出发．介绍了SRAM存储单元读写操作的原理，并对SRAM外围电路的重要模块进行了介绍。第三章为本论文的核心，详细介绍了存储阵列和重要模块的实际电路结构，并对SRAM性能进行仿真验证·第四章为版图设计部分．提出了一些在版图方面对产品性能进行改进的方法a第五章是总结和展望。l。’。。。。。。。。’。’’’’。。。。。。。。。。。’。。。’。。。。。。’。——’——

6、——————————————————’——————————2．1SRAM基本工作原理SRAM的电路结构大致可以分成六大部分。分别是存储阵列、数据输入输出缓冲电路、时序控制电路、地址译码电路、数据写入电路、敏感放大器电路。存储阵列是存储器结构的核心．由基本的存储单元在水平方向共享字线，在垂直方向共享位线排列而成。存储单元采用六管互补CMOS基本单元．实现单端口写八和单端口读出的方式。其他部分则可以统称为外围电路。其中地址译码部分可分为行地址译码和列地址译码，在大容量分块存储器设计中．还需增加一个块地址译码电路来选择存储块。预充电电路在数据读操

7、作或写操作之前，将位线充电到一个高电平值。在读操作时，敏感放大器将位线上小信号摆幅放大到标准的逻辑电平值．提高数据读出速度。随着工艺的不断等比例缩小，器件尺寸也在不断变小．极大的提高了SRAM的容量。而与此同时，在深亚微米工艺中．随着导线宽度的变窄．电阻会随之增大。其次．金属导线间距不断变小，线间耦储器划分成若干小块，每个存储器块通过块地址译码器选通，采用分割技术的存储器一方面可以使吾存储块的字线和位线的长度保持在一定的限制范围内，从而保持较快的存取速度。另一方面．在工作时未被寻址的存储块可以置于静态模式从而节省功耗。2．2SRAM存储单元

8、的研究SRAM存储单元是SRAM存储器的基本构造块．通过升高字线上的电平触发存储单元，然后再通过位线对所触发的存储单元进行读写操作。SRAM单元在发展中出现了不同的结构方式，比较