基于stt-mram的高速cache设计与实现

《基于stt-mram的高速cache设计与实现》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、硕±学位论文Ｉ鑛Ｉ－基于ＳＴＴ－ＭＲＡＭ的髙速ｃａｃｈｅ设计与实现作者姓名梁曰泉学校导师姓名、职祿巧倩教授企业导师姓名、职疏孙红云高工Ｓ由请挙位类别工程硕壬学校代码10701学号1311122816分类号TN4密级公开西安电子科技大学硕士学位论文基于STT-MRAM的高速cache设计与实现作者姓名：梁日泉领域：集成电路工程学位类别：工程硕士学校导师姓名、职称：冯倩教授企业导师姓名、职称：孙红云高工学院：微电子学院提交日期：2016年3月DesignandImplementationofHighSpeedCachebaseon

2、STT-MRAMAthesissubmittedtoXIDIANUNIVERSITYinpartialfulfillmentoftherequirementsforthedegreeofMasterinIntegratedCircuitEngineeringByLIANGRiquanSupervisor:FENGQianProfessorSUNHongyunSeniorEngineerJanuary2016西安电子科技大学学位论文独创性（或创新性）声明秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成

3、果，。尽我所知除了文中特别加标注和致谢，论文中不包含其他人己经发表或撰写过的研究成果中所罗列的内容Ｗ外；也不包含一为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我同工作的同事对本研充所做的任何贡献巧己在论文中作了明确的说明并表示了谢意。学位论文若有不实之处一，本人承担切法律责任。之吗襄２〇八－本人签名：讓日期：ｆ西安电子科技大学关于论文使用授权的说明，本人完全了解西安电子科技大学有关保留和使用学位论文的规定即；研究生在校攻读学位期间论文工作的知识产权属于西安电子科技大学。学校有权保留送交论文的复印件，，

4、允许查阅、借阅论文；学校可公布论文的全部或部分内容允许采用影巧、缩印或其它复制手段保存论文。同时本人保证，结合学位论文研充成果完成的论文、发明专利等成果，署名单位为西安电子科技大学。保密的学位论文在年解密后适用本授权书。＿本人签名：导师签名：１訓ｋＩ．！（日期；日期；ｙ３１＾；巧叫摘要摘要随着工艺特征尺寸持续减小，泄漏功耗占总功耗的比例正逐年上升。在中央处理器中有超过一半的面积和泄漏功耗都是由于高速存储cache产生的，高速缓存的静态漏电流和面积正成为制约存储器发展的瓶颈。现在普通高速缓存由静态随机存储器SRAM构成，SRAM虽有

5、着读写速度能与CPU匹敌的趋势，但是其发展受到巨大的面积和不可消除的泄漏功耗的限制，并且其易失性也不符合当今低功耗发展趋势。减小高速缓存功耗的普遍方法为门控时钟（powergating）技术，其通过减小SRAM中的电压达到减小功耗的目的，但是门控时钟必定会增加面积同时并不能消除泄漏功耗。随着非易失性存储器（Non-volatileMemory）技术的发展，低级的高速缓存正在逐步被其取代。在众多非易失性存储技术当中，自选扭矩转移磁性存储器STT-MRAM（Spin-transfertorquemagneticRAM）因为其面积小，非易失性，较高的读取速度，较低的泄漏功

6、耗和兼容CMOS技术正成为一种当今最有前景的高速缓存技术。然而过高的写电流正在成为STT-MRAM发展成为下一代通用存储器的瓶颈。因为STT-MRAM内部的自选转移磁隧道节（MagneticTunnelJunction）有着固有的非对称磁矩，从非平行到平行的所需反转时间和电流比从平行到非平行的所需反转时间和电流更小。因此，写入延时也因为存储器每个单元的状态不同而不同。本文对MTJ和STT-MRAM的技术和高速缓存技术做了系统的研究，根据STT-MRAM的不对称写入特性提出了新型高速cache结构，主要工作如下：（1）根据STT-MRAM的物理特性如：热扰动，阻值高斯

7、分布，岁差翻转和热扰动等特点使用verliog-A设计了STT-MRAM的动态行为模型，并且设计了STT-MRAM的写入读出电路。（2）利用STT-MRAM模型模拟了STT-MRAM不对称读写行为，并且记录了相关的延时和电流（3）根据STT-MRAM不对称写入特性设计了新型的cache构架，为提高系统处理效率，本文采用了哈佛，四路组相联，流水线结构。在替换算法中，使用更为高效的伪LRU替换算法。同时分析了STT-MRAMcache的写入特性，设计了额外的两组组dataway和一组tagway，dataway保证写入时都为非平行状态，cache控制器根据dataw