全数字锁相环的研究与设计

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1、分类号TN386学校代码10590UDC621.38密级公开深圳大学硕士学位论文全数字锁相环的研究与设计莫妍妍学位类别工程硕士专业名称集成电路工程学院（系、所）信息工程学院指导教师邓小莺讲师深圳大学学位论文原创性声明和使用授权说明原创性声明本人郑重声明：所呈交的学位论文全数字锁相环的研究与设计是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不含任何其他个人或集体已经发表或撰写过的作品或成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本声明的法律结果

2、由本人承担。论文作者签名：日期：年月日全数字锁相环的研究与设计摘要锁相环广泛应用于各式各样的通信系统中，为系统提供高速的同步时钟，或者从输入的数据流中提取出有用的时序信息。长期以来，锁相环吸引着大量学者的研究热情，日常生活中的手机、电脑、电视以及收音机里面都有锁相环的应用。随着SOC技术的发展，低功耗、高性能成为了锁相环设计的新挑战，全数字锁相环具有的稳定性，灵活性和可移植性使其在近年获得了大量的研究兴趣。抖动是锁相环的一个重要性能指标，为了让全数字锁相环的抖动性能能够与模拟锁相环的抖动性能媲美，在设计中需

3、要提高TDC和DCO的分辨率，减小锁相环系统的量化误差。本文从提高TDC和DCO分辨率方向入手，定制了一款基于TA的亚指数TDC电路，使得TDC分辨率达到1.25ps，动态范围为2.5ns。此外，本文基于级联结构全定制了一款输出频率高、范围广的DCO电路。DCO分为粗调细调两级，第一级采用延时路径选择技术扩大DCO输出频率范围，第二级采用插值技术提高DCO的分辨率。最终所设计DCO的振荡频率范围为500MHz-1.55GHz,分辨率为1-8ps。完成TDC和DCO的设计后，本文基于SMIC180nm工艺，设

4、计了一款低抖动的全数字锁相环。本次设计的流程是：先从自动控制反馈理论入手完成锁相环的Matlab数学建模，确定系统滤波器的模型；接着完成滤波器和分频器的Verilog代码设计；然后基于VCS+HSIM数模混合仿真平台完成整个锁相环系统的前端级联仿真，确保系统能稳定正常工作；最后采用DC+ICC+Calibre的后端设计流程，完成了锁相环的版图设计，并给出了后仿结果。后仿结果表明，本文设计的锁相环在电源电压为1.8V，输入参考频率为40MHz时能稳定输出640MHz-1.44GHz频率的时钟，当锁相环输出1.

5、44GHz时钟时功耗最大为24mW，锁相环的峰峰值抖动小于35ps,RMS抖动小于4ps,锁定时间小于2.4us,面2积为0.053mm（0.244mm×0.218mm）。与近五年国外发表的高性能锁相环对比，本次设计的锁相环在面积，抖动，输出频率范围方面都有一定的优势。关键词：全数字锁相环；时间数字转换器；数控振荡器；低抖动IDesignandResearchofAll-DigitalPhaseLockedLoopAbstractPhase-lockedloopiswidelyusedinavarietyo

6、fcommunicationsystemstogenerateclocksforsystemsynchronizationorrecovertiminginformationfromincomingdatastreams.Cellularphones,computers,televisionsandradiosarejustafewexamplesthatrelyonPLLsforproperoperation.Withsuchabroadrangeofapplications,PLLshavebeenex

7、tensivelystudiedinliterature.WiththedevelopmentofSOC,low-powerandhigh-performancebecamethemainchallengesforPLLdesign.Recently,however,manyresearcheshavebeenfocusedonADPLLsbecauseoftheirscalability,flexibilityandhighernoiseimmunity.Toachievejitterperformanc

8、ecomparabletoanalogPLL,quantizationerrorshouldbesufficientlyreducedbyimprovingtheresolutionoftime-to-digitalconverter(TDC)anddigitally-controlledoscillator(DCO).InordertoimprovetheresolutionofTDCandDCO,thispa