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1、第21卷第5期重庆工学院学报(自然科学版)2007年5月Vol.21No.5JournalofChongqingInstituteofTechnology(NaturalScienceEdition)May2007【电子与自动化】X有限状态机的建模与优化设计陈勇(重庆邮电大学微电子工程重点实验室,重庆400065)摘要:通常的VerilogHDL编码风格生成的电路速度慢、面积大、毛刺干扰严重.基于此特点提出一种优秀、高效的VerilogHDL描述方式来进行有限状态机设计,介绍了有限状态机的建模原则,并通过一个可综合的实例,验证了该方法设计的有限状态机在面积和功耗上的优势.关键词:有
2、限状态机;VerilogHDL;仿真;综合;优化设计中图分类号:TN402文献标识码:A文章编号:1671-0924(2007)05-0055-04ModelingandOptimizedDesignofFiniteStateMachineCHENYong(KeyLabofMicroelectronicsEngineering,ChongqingUniversityofPostsandTelecommunications,Chongqing400065,China)Abstract:ThecircuitsgeneratedfromthecommonVerilogHDLcodings
3、tyleareslowinspeed,biginarea,andseriousinburrinterference.Basedonthesecharacteristics,thispaperpresentsanexcellentandefficientmannerdescribedinVerilogHDLinthedesignoffinitestatemachine.Inaddition,itintroducesthemodelingoffinitestatemachines,andverifieswithasynthesizableexampletheadvantagesofth
4、edesignmethodoffinitestatemachineintheareaandpowerconsumption.Thismethodhasacertainguidingsig2nificanceinthedesignofverylargescaleintegratedcircuits.Keywords:FiniteStateMachine;VerilogHDL;simulation;synthesis;optimizeddesignguage)便由此产生.VerilogHDL是在1983年由0引言GDA(GateWayDesignAutomation)公司的PhilMo
5、orby首创的.基于VerilogHDL的优越性,IEEE于1995数字集成电路已经从电子管、晶体管、中小规年制定了VerilogHDL的IEEE标准,即VerilogHDL[1]模集成电路、超大规模集成电路逐步发展到今天1364-1995.VerilogHDL作为硬件描述语言的一的专用集成电路(ASIC),数字逻辑器件也从简单种,用于数字电子系统设计.它允许设计者用它来的逻辑门发展到了复杂的SOC(SystemOnChip片进行各种级别的逻辑设计,进行数字逻辑系统的上系统),数字系统的设计方法也随之不断演进,仿真验证、时序分析、逻辑综合.硬件描述语言(HDL,HardwareDe
6、scriptionLan2在数字集成电路系统中,大部分是时序电路,X收稿日期:2007-01-26基金项目:重庆市自然科学基金资助项目(渝科发技字[2004]55).作者简介:陈勇(1980-),男,重庆人,硕士研究生,主要从事DAB接收机核心芯片设计和SOC研究.56重庆工学院学报时序电路可以用符号化的有限状态机(Finite-State-下,使设计的时序余量更大,频率更高.因此,基于Machine,简称FSM)来模拟.把一个时序逻辑抽象VerilogHDL的有限状态机建模,应该主要考虑以成一个同步有限状态机是设计可综合风格的Ver2下几点:[3]ilogHDL模块的关键,基于不
7、同的有限状态机的1)采用优秀的一位独热码(one-hot)编码方Verilog编码风格,经综合后得到电路的物理实现案,译码简单且节省和简化了组合逻辑电路,综合在速度、面积、时延特性、功耗上有很大的差别,因后电路速度快;此,对FSM的建模与优化设计的研究有着重要意2)FSM的综合实现结果避免了组合逻辑电路义.在实际设计经验中,提出的是一种新的、优秀产生的毛刺等异常扰动;的有限状态机Verilog建模方法,使得完成的电路3)状态机所有状态必须完备,不会进入死循在满足时序设
