硬件描述语言new

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1、第一章概述11.1电子系统设计方法的发展一.集成电路的发展器件小规模电路中规模电路大规模电路超大规模电路特大规模电路等效门数元件数器件（Device）MOS管、双极管小规模集成电路（SSI）<100<100中规模集成电路（MSI）<100～1000<102～103大规模集成电路（LSI）<1000～10000<103～105超大规模集成电路（VLSI）<10,000～1,000,000<105～107特大规模集成电路（ULSI）<1,000,000～<107～10810,000,000211.132nm处

2、理器20亿酷睿8亿PentiumIV5700万31.1二.电子系统设计方法的发展随着电路规模的增大，计算机辅助设计手段在集成电路设计中起着越来越重要的作用手工设计CAD（ComputerAidedDesign）设计后端工具，如提供PCB、布局布线、芯片版图绘制等CAE（ComputerAidedEngineering）设计前端工具，如仿真工具，综合工具等EDA(ElectronicDesignAutomatic)包括上述的CAD、CAE工具ESDA(ElectronicSystemDesignAutoma

3、tion)系统级的抽象描述，混4合仿真工具2EDA典型流程系统规范说明系统划分设计输入功能仿真布局布线－版图时序仿真综合、优化－网表参数提取－后仿真制版流片芯片测试51.11.总体设计·系统设计：技术规格→功能划分→设计框架（耦合与内聚）→系统方案（加工厂家、工艺水准）·系统仿真：系统实现算法，方案最佳化论证2.行为设计用HDL语言描述系统数学模型3.功能仿真仿真的目的是验证；行为级仿真以验证给定的行为描述是否能够实现所需的功能631.14.逻辑综合目的是转化与优化，将RTL级HDL代码映像到具体的综合库

4、上加以实现。实现逻辑综合的前提是有逻辑综合库（已含有门级延时、单元面积、扇入扇出系数等工艺参数）。逻辑综合与优化的约束条件：速度，面积，工艺，功耗，负载，电路的编程资源。5.时序仿真—门级仿真对电原理图的仿真，已包含有门单元的延时信息，需要相应工艺的仿真库的支持。71.16.版图设计布局布线：完成版图的布局布线7.后仿真从版图提取出联机电阻、联机电容等分布参数，特别是互联机延时，反标到门级网表中，进行后仿真，主要是看时序是否满足要求8.制版投片841.2硬件描述语言一.什么是硬件描述语言（HDL）HDL－

5、－HardwareDescriptionLanguage©硬件设计人员和EDA工具之间的界面；©具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言，这种特殊结构能够：–描述电路的连接–描述电路的功能设计者可以利用这种语言来描述自己的设计思想，然后利用EDA–在不同抽象级上描述电路工具进行仿真验证和时序分析，–描述电路的时序再自动综合到门级电路，最后用ASIC或FPGA实现其功能。–表达具有并行性91.2二.用HDL进行电子系统设计的优点1.能将电子系统在不同抽象层次上进行精确而简练的描述；（系

6、统级、行为级、RTL级、逻辑门级、开关级）2.能在每个抽象层次的描述上对设计进行模拟验证；3.借助EDA工具能自动将HDL语言转换成门级网表和电路优化；4.较高层次的HDL描述与具体工艺无关，便于标准化和发展可重用设计技术；5.使用HDL进行设计类似于编写计算机程序，带有文字注释的源程序非常便于开发和修改；6.推动EDA设计技术及整个电子行业的快速发展；1051.2三.常见的HDL语言1.VHDL：VHDL（Very-High-SpeedIntegratedCircuitHDL）诞生于1982年。1987

7、年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。111.22.VerilogHDL1983年：GDA公司的PhilMoorby首创1984-1985年：Moorby设计出第一个Verilog仿真器1986年：Moorby提出快速门级仿真的XL算法1989年：Cadence公司收购了GDA公司1990年：Cadence公司公开发表VerilogHDL语言，OVI(OpenVerilogInternational）组织成立1995年：IEEE制定了VerilogHDL标准，即IEEE1364-19

8、951261.23.VHDL和VerilogHDL的区别¾VHDL在系统级描述方面具有潜在的适应性，在行为级描述方面强于VerilogHDL，而VerilogHDL则在结构描述方面远优于VHDL，因而在ASIC领域得到了更为广泛的应用；¾VHDL不能完成开关级描述，所以即便是VHDL的设计环境，在底层实质上也是由VerilogHDL描述的器件库支持的；¾VerilogHDL与VHDL的代码数之比为1：3，前者的编程风格更加简洁