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1、VHDL是一种硬件描述语言，用于对电子电路和系统的行为进行描述。VHDL是VHSICHardwareDescriptionLanguage的缩写。所有的VHDL代码都可以仿真，但不是所有的VHDL代码都可以综合。VeryhighspeedintegratedcircuitVHDL和VerilogHDL都与工艺和工具无关，可以方便的进行移植和重用。可编程逻辑器件包括：复杂可编程逻辑器件（CPLD：ComplexProgrammableLogicDevices），现场可编程门阵列（FPGA：FieldProgrammableGateArrays）。VHDL语言从
2、根本上讲是并发执行的。因此常称之为代码，而不是程序。VHDL中，只有在进程（PROCESS）、函数（FUNCTION）、和过程（PROCEDURE）内部的语句才是顺序执行的。第二章VHDL代码结构VHDL代码的三个基本组成部分：库（LIBRARY）声明、实体(ENTITY)、构造体（ARCHITECTURE）库声明：列出当前设计中需要的所有库文件实体：定义电路的I/O引脚；构造体：包含的代码描述电路要实现的功能。库的建立有利于设计重用和代码共享同时使代码结构更加清晰常用库：IEEE库，Std库，work库std_logic_1164:当用到std_logic
3、及其衍生类型时，需要声明；std_logic_arith:定义了signed和unsigned类型和相关算数运算和比较运算。std_logic_signed:使std_logic_vector类型的数据同signed一样执行。std_logic_unsigned:std，work库在程序中都是默认可见的，直接使用就可，不需要再对其进行声明；只有ieee库在使用前需要声明。实体（ENTITY）用来描述电路所有的输入/输出引脚，端口的信号模式4种：IN,OUT,单向引脚INOUT双向引脚,BUFFER。信号类型：BIT,STD_LOGIC,INTEGER等构造体
4、（ARCHITECTURE）描述电路的行为和实现功能。一个ARCHITECTURE包含两个部分：声明部分：用于对信号和常量进行声明；代码部分：用来描述电路功能。注：ARCHITECTURE部分名称可以和ENTITY部分相同。程序分析：1）VHDL不区分大小写，2）PROCESS敏感信号列表3）输入端口的信号模式只能是IN；输出端口信号的模式可以是OUT,INOUT,BUFFER.第三章数据类型std库的standard包集：定义了bit,boolean,integer,real数据类型。标准逻辑矢量类型(STD_LOGIC)同位类型（BIT）的区别是：它可以
5、取‘0’、‘1’、不定态和高阻态等8中不同的值。1）可综合的只有0，1，Z。其他用于仿真。VHDL不允许不同类型的数据间直接进行操作运算。问题：这几种数据类型分别可以进行什么操作？第四章运算操作符和属性6赋值运算:<=对signal赋值：=对ariable，constant和generic赋值=>逻辑运算：Bit,STD_LOGIC及其扩展类型算术运算：Real类型不可综合关系运算：适用于所有数据类型/=不等于移位操作符：sll,srl,sla,sra,rol,ror并置运算符：&（，，，，，）属性：可综合数值类属性：d’low,d’high,d’left,
6、d’right,d’length,d’range,d’reverse_range信号属性：s’events’stable通用属性语句：generic(属性)提供了一种指定常规参数的方法，所指定的参数是静态的。可以同时指定多个参数。第五章并发代码由于变量（variable）只能出现在process等顺序代码中，于是并发代码中绝对不允许出现变量。1）运算操作符Operators；2）WHEN；3）FORGENERATE；4）BLOCK；1.WHEN语句：WHEN/ELSEWITH/SELECT/WHENOTHERS,UNAFFECTED当使用WHEN/SELEC
7、T/WHEN时，语句UNAFFECTEDWHENOTHERS是很重要的WHENvalue的三种描述方式:WHENvalueWHENvalue1tovalue26WHENvalue1
8、value22.GENERATE语句:FORGERERATE:Label:FORindentifierINrangeGENERATE(concurrentassignments)ENDGENERATE;IFGENERATE:Label：IFconditionGENERATE(concurrentassignments)ENDGENERATE;3.块语句：VHDL中的两种类型块:s
9、impleBLOCK,guardedBLOCK.Si
