基于adspts101的高速数字电路设计与仿真

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1、万方数据基于ADsP—TSl01的高速数字电路设计与仿真黄军友，吕强，李焕玲(四川信息职业技术学院四川广元628017)摘要：提出基于ADSP—Tsl01的信号处理系统，引入信号完整性分析，通过对数模混合部分，高密度(HD)电路及系统时钟的设计，从布局、布线等方面研究了高速数字电路硬件设计的几个关键技术，较好地解决了系统中主处理器在较高工作频率下稳定工作的问题，提高了系统性能。通过仿真结果基本达到设计要求。关键词：高速电路；硬件设计；信号处理；TSl01；数模混合；验证中图分类号：TN602文献标识码：B文章编号：1004—373X

2、(2009)09—188一03DesignandSimulationofHighSpeedDigitalCircuitsBasedonADSP—TSl0lHUANGJunyou，LVQjang，LIHuanljng(SichuanInfomatbnTechnologyCoIlege。Guangyu姐，6280l7，China)Abstract：Thes谵rlalprocessingsystembasedonADSP—TSlOlisputforward，signalintegrityanalysisisintroduced．Throu

3、ghthedesignofanalog～digitalmixed，High—Density(HD)circuit，systemcIock，layout，routingandsoon．Thehighspeeddigitalcircuitofseveralkeytechnologyareresearched．Succeedsinsettlingtheproblemofmainprocessorworksstablyinhighspeedworkingfrequency，andtheperfomanceofthesystemispromo

4、tedinalargeextent．Throughthesimulation，theresultsachievefundamentaldesignrequirements．KeywOrds；highspeedcircuit；hardwaredesign；TSl01；analog—dgitalmix；verification基于ADSP—TSl01高速信号处理系统采用了集成系统设计，硬件部分引入信号完整性分析的设计方法进行高速数字电路的设计，要解决系统中主处理器在较高工作频率300MHz下稳定工作的问题，以及在两个主芯片之间和主芯片与

5、数据存储芯片之间数据高速互联的问题，提高系统的性能，满足设计要求。1系统硬件设计1．1数模混合部分的设计A／D是数字和模拟混合部分，是设计重点考虑的部分之一。数字部分的频率高，模拟部分对干扰很敏感，处理不好，数字信号很容易干扰模拟信号，出现电磁干扰问题[1]。降低数字信号和模拟信号间的相互干扰，要掌握电磁兼容的两个原则：尽可能减小电流环路的面积；系统只采用一个参考面心]。系统仅有一个A／D转换器，采用混合信号PCB的分区设计，即使用同一地，如图1所示。将PCB分区为模拟部分和数字部分，在A／D器件的下面把模拟地和数字地部分连接在一起

6、。保证两个地之间的连接桥宽度与IC等宽，所有信号线一般都不能跨越分割间隙，跨越分割间隙的信号线要位于紧邻大面积地的布线层上。收稿日期：2008—10—15188电路板的所有层中数字信号只能在电路板的数字部分布线，模拟信号只能在电路板的模拟部分布线，模拟和数字电源分开。没有跨越地模拟地：．．布线地电流图l数模混合设计图1．2高密度(HD)电路的设计TSl01硬件电路的设计属于高密度电路，是整个印制板设计的难点之一。TSl01采用BGA封装，焊球25×25阵列，焊球之间间距为1mm，没有空白区L3J。焊盘直径的下限是0．45mm(18m

7、iI)，这里采用0．51mm(20mil)。1每个焊盘都是表贴(无通孔)无阻焊。对最外圈的两排焊球，信号线直接从表面层直接引出，内圈焊球向外的引线采用打过孔的方式，从焊盘向对角引线，在4个相邻焊盘的对角线中间打一个外径O．5mm(20m订)，内孔径o．25mm(10mil)的带阻焊通孔，然后将信号线从电路板的其他层引出去。这些引线的线宽和线距的下限都是o．15mm(6mil)。万方数据TSl01一般工作在250MHz或300MHz，为保持果如图4所示。电源和地层的连续性和较好的去耦效果，设计中采用AD公司推荐的连接方式‘引，用6个O

8、．1肛F和2个o．ol肛F的贴片电容焊在与TSlol芯片巾央位置相对数电路板的另一馘，其连接方法如图2新承。圈孛方块部分鸯去藕电容。心父爻3≯≯嫩文二≯≯陵≮氏吣J二。≯躅2高密度电路设计图1．3系统时钟设计TSlol内核时钟最高可以